JPH03257526A - 分岐ヒストリテーブルの障害処理方式 - Google Patents
分岐ヒストリテーブルの障害処理方式Info
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- JPH03257526A JPH03257526A JP5701490A JP5701490A JPH03257526A JP H03257526 A JPH03257526 A JP H03257526A JP 5701490 A JP5701490 A JP 5701490A JP 5701490 A JP5701490 A JP 5701490A JP H03257526 A JPH03257526 A JP H03257526A
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- fault
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- 238000001514 detection method Methods 0.000 claims abstract description 13
- 238000000034 method Methods 0.000 claims description 19
- 230000010365 information processing Effects 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 abstract 2
- 238000006731 degradation reaction Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 5
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1064—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in cache or content addressable memories
-
- G—PHYSICS
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
- G06F9/3842—Speculative instruction execution
- G06F9/3844—Speculative instruction execution using dynamic branch prediction, e.g. using branch history tables
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は分岐ヒストリテーブルの障害処理方式、特に分
岐命令のアドレスと分岐先アドレスとを対にして記憶し
セットアソシアティブ方式にて分岐先を予測する分岐ヒ
ストリテーブルを備え、命令の先取りを行なう情報処理
装置における分岐ヒストリテーブルの障害処理方式に関
する。
岐命令のアドレスと分岐先アドレスとを対にして記憶し
セットアソシアティブ方式にて分岐先を予測する分岐ヒ
ストリテーブルを備え、命令の先取りを行なう情報処理
装置における分岐ヒストリテーブルの障害処理方式に関
する。
従来、この種の分岐ヒストリテーブルのリプレースに関
しては、Ｌ ＲＵ （Ｌｅａｓｔ Ｒｅｃｅｎｔｒｙ
Ｕｓｅｄ）またはＦ Ｉ Ｆ Ｏ（Ｆｉｒｓｔ Ｉｎ
Ｆｉｒｓｔ ０ｕｔ）方式が知られている（例えば特開
昭５９−１７７６５３号公報）。
しては、Ｌ ＲＵ （Ｌｅａｓｔ Ｒｅｃｅｎｔｒｙ
Ｕｓｅｄ）またはＦ Ｉ Ｆ Ｏ（Ｆｉｒｓｔ Ｉｎ
Ｆｉｒｓｔ ０ｕｔ）方式が知られている（例えば特開
昭５９−１７７６５３号公報）。
そして、その障害処理はエラーが検出されたレベル全体
を切離すことにより動作継続を可能としている。
を切離すことにより動作継続を可能としている。
上述した従来の分岐ヒストリテーブルの障害処理方式で
は、各レベル内の１ワードに関するエラーであるにもか
かわらずレベル全体の切離しとなるため、その影響によ
り性能が低下するという欠点がある。
は、各レベル内の１ワードに関するエラーであるにもか
かわらずレベル全体の切離しとなるため、その影響によ
り性能が低下するという欠点がある。
第１の本発明の方式は、分岐命令のアドレスと分岐先ア
ドレスとを対にして記憶しセットアソシアティブ方式に
て分岐先を予測する分岐ヒストリテーブルを備え、命令
の先取りを行なう情報処理装置における分岐ヒストリテ
ーブルの障害処理方式において、 前記分岐ヒストリテーブルは複数のレベルを有し、各エ
ントリは前記複数のレベルに対応して該エントリの障害
状態を示すビットを含むよう構成され、また 前記複数のレベルに対応して障害を検出するエラー検出
回路と、 障害が検出された場合に該エントリの前記障害状態を示
すビットの前記複数のレベルに対応してセット制御する
制御回路とを設けたことを特徴とする。
ドレスとを対にして記憶しセットアソシアティブ方式に
て分岐先を予測する分岐ヒストリテーブルを備え、命令
の先取りを行なう情報処理装置における分岐ヒストリテ
ーブルの障害処理方式において、 前記分岐ヒストリテーブルは複数のレベルを有し、各エ
ントリは前記複数のレベルに対応して該エントリの障害
状態を示すビットを含むよう構成され、また 前記複数のレベルに対応して障害を検出するエラー検出
回路と、 障害が検出された場合に該エントリの前記障害状態を示
すビットの前記複数のレベルに対応してセット制御する
制御回路とを設けたことを特徴とする。
第２の本発明の方式は、分岐命令のアドレスと分岐先ア
ドレスとを対にして記憶し、セットアソシアティブ方式
にて分岐先を予測する分岐ヒストリテーブルを備え、命
令の先取りを行なう情報処理装置における分岐ヒストリ
テーブルの障害処理方式において、 前記分岐ヒストリテーブルは複数のレベルを有し、各エ
ントリは、前記複数のレベルに対応して該エントリの障
害状態を示すビット及び障害発生回数を記憶するフィー
ルドを持ち、また前記複数のレベルに対応して障害を検
出するエラー検出回路と、 障害が検出された場合に該エントリの前記障害発生回数
を更新し、前記障害発生回数に従って前記障害状態を示
すビットのセット制御する制御回路とを設けたことを特
徴とする。
ドレスとを対にして記憶し、セットアソシアティブ方式
にて分岐先を予測する分岐ヒストリテーブルを備え、命
令の先取りを行なう情報処理装置における分岐ヒストリ
テーブルの障害処理方式において、 前記分岐ヒストリテーブルは複数のレベルを有し、各エ
ントリは、前記複数のレベルに対応して該エントリの障
害状態を示すビット及び障害発生回数を記憶するフィー
ルドを持ち、また前記複数のレベルに対応して障害を検
出するエラー検出回路と、 障害が検出された場合に該エントリの前記障害発生回数
を更新し、前記障害発生回数に従って前記障害状態を示
すビットのセット制御する制御回路とを設けたことを特
徴とする。
次に、本発明について図面を参照して説明する。第１図
は本発明の一実施例を示した図で、１はアドレスレジス
タ、２ａおよび２ｂはライトレジスタ、３ａおよび３ｂ
は分岐ヒストリテーブル、４はＬＲＵユニット、５およ
び８はセレクタ、６ａおよび６ｂは比較器、７はリード
レジスタ、９はエラー検出回路、１０は制御回路である
。
は本発明の一実施例を示した図で、１はアドレスレジス
タ、２ａおよび２ｂはライトレジスタ、３ａおよび３ｂ
は分岐ヒストリテーブル、４はＬＲＵユニット、５およ
び８はセレクタ、６ａおよび６ｂは比較器、７はリード
レジスタ、９はエラー検出回路、１０は制御回路である
。
まず、分岐ヒストリテーブル３のライト動作について説
明する。
明する。
分岐ヒストリテーブル３の各エントリの第１の構成は第
２図の様である。分岐ヒストリテーブル３に登録する際
、ライトレジスタ２ａ、２ｂには登録される分岐命令の
それぞれ分岐命令アドレス、分岐先アドレスがセットさ
れライトレジスタ２ａをセレクタ５により選択し分岐ヒ
ストリテーブル３ａに書込まれる。この際、別途レベル
が選択され、有効性ビットのセットとＬＲＵユニット４
の更新が行なわれる。
２図の様である。分岐ヒストリテーブル３に登録する際
、ライトレジスタ２ａ、２ｂには登録される分岐命令の
それぞれ分岐命令アドレス、分岐先アドレスがセットさ
れライトレジスタ２ａをセレクタ５により選択し分岐ヒ
ストリテーブル３ａに書込まれる。この際、別途レベル
が選択され、有効性ビットのセットとＬＲＵユニット４
の更新が行なわれる。
次に分岐ヒストリテーブル３ａおよび３ｂのリード動作
について説明する。
について説明する。
命令取出しアドレスがアドレスレジスタ１にセットされ
、セレクタ５によりアドレスレジスタ１が選択され分岐
ヒストリテーブル３ａおよび３ｂがアクセスされる。分
岐ヒストリテーブル３ａの出力とセレクタ５の出力が比
較器６ａ、６ｂでそれぞれ比較され、一致が検出される
とその一致したレベルに対応する分岐ヒストリテーブル
３ｂの出力が選択され、リードレジスタ７に予測した分
岐先アドレスがセットされる。この際、このエントリの
障害エントリインジケータＥ、が“１”の場合は一致は
検出されない。セレクタ８はセレクタ５またはり一ドレ
ジスタ７の出力を選択し、命令取出しアドレスをメモリ
ユニット〈図示せず）に送出する。
、セレクタ５によりアドレスレジスタ１が選択され分岐
ヒストリテーブル３ａおよび３ｂがアクセスされる。分
岐ヒストリテーブル３ａの出力とセレクタ５の出力が比
較器６ａ、６ｂでそれぞれ比較され、一致が検出される
とその一致したレベルに対応する分岐ヒストリテーブル
３ｂの出力が選択され、リードレジスタ７に予測した分
岐先アドレスがセットされる。この際、このエントリの
障害エントリインジケータＥ、が“１”の場合は一致は
検出されない。セレクタ８はセレクタ５またはり一ドレ
ジスタ７の出力を選択し、命令取出しアドレスをメモリ
ユニット〈図示せず）に送出する。
次に障害処理動作について説明する。
分岐ヒストリテーブル３ａおよび３ｂの出力はエラー検
出回路９により常時エラーの有無がチエツクされる。エ
ラーが検出されると制御回路１０に報告され障害処理が
始まる。エラー検出回路９の報告にもとすき、障害の発
生レベルを判定し、そのレベルに対応する障害エントリ
インジケータ（ＥｏまたはＥｌ）をセットする。これに
よりそのエントリのそのレベルは障害エントリであるこ
とが認識される。
出回路９により常時エラーの有無がチエツクされる。エ
ラーが検出されると制御回路１０に報告され障害処理が
始まる。エラー検出回路９の報告にもとすき、障害の発
生レベルを判定し、そのレベルに対応する障害エントリ
インジケータ（ＥｏまたはＥｌ）をセットする。これに
よりそのエントリのそのレベルは障害エントリであるこ
とが認識される。
この方式におけるリプレースレベルの決定は第４図のフ
ローチャートに従って実行される。
ローチャートに従って実行される。
第３図は分岐ヒストリテーブル３の第２の槽底を示す０
本図による障害処理動作は以下のとおりである。
本図による障害処理動作は以下のとおりである。
分岐ヒストリテーブル３の出力はエラー検出回路９によ
り常時エラーの有無がチエツクされる。
り常時エラーの有無がチエツクされる。
エラーが検出されると制御回路１０に報告され障害処理
が始まる。エラー検出回路９の報告にもとすき、障害の
発生レベルを判定し、そのレベルに対応する障害発生回
数ＥＣＮＴを＋１すると同時に有効性ビット■。ビット
をリセットする。ここで障害発生回数ＥＣＮＴの値があ
らかじめ定められた値（たとえば２）を越えた場合は、
あわせて有効性ビット（ＥｏまたはＥｌ）もセットする
。
が始まる。エラー検出回路９の報告にもとすき、障害の
発生レベルを判定し、そのレベルに対応する障害発生回
数ＥＣＮＴを＋１すると同時に有効性ビット■。ビット
をリセットする。ここで障害発生回数ＥＣＮＴの値があ
らかじめ定められた値（たとえば２）を越えた場合は、
あわせて有効性ビット（ＥｏまたはＥｌ）もセットする
。
これはソフトエラー等による数回のエラーは無視するこ
とと等しい、有効性ビットＶ、ビットがセットされたら
そこは障害エントリであることが認識される。
とと等しい、有効性ビットＶ、ビットがセットされたら
そこは障害エントリであることが認識される。
この方式におけるリプレースレベルの決定も第４図のフ
ローチャートに従って実行される。
ローチャートに従って実行される。
以上説明したように本発明は障害の発生したレベルをワ
ード対応に切離すことにより、分岐ヒストリテーブルの
容量低下を防止し、性能低下を抑止する効果がある。
ード対応に切離すことにより、分岐ヒストリテーブルの
容量低下を防止し、性能低下を抑止する効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
分岐ヒストリテーブルの第１のエントリ構成を示す図、
第３図は分岐ヒストリテーブルの第２のエントリ構成を
示す図、第４図はリプレースレベルの決定するためのフ
ローチャートである。 １・・・アドレスレジスタ、２ａ、２ｂ・・・ライトレ
ジスタ、３ａ、３ｂ・・・分岐ヒストリテーブル、４・
・・ＬＲｔＪユニット、５，８・・・セレクタ、６ａ。 ６ｂ・・・比較器、７・・・リードレジスタ、９・・・
エラー検出回路、１０・・・制御回路。 ／−−−アｌ−しスしシ′ス９ ２α、どし−−−ライトしシスｙ ３（１，３ｂ−’ｎ’ａ：スト°ＪＴ−１’＋１４−
［尺Ｕユニ、ト ５、６−−−亡し７？ ６ａ、 Ｇ＆ −一 比較器 も １ 図 ７−・リードしシ゛Ｚ？ ？−１ラー挾工回ｉ谷 １０−１！″１和回藉
分岐ヒストリテーブルの第１のエントリ構成を示す図、
第３図は分岐ヒストリテーブルの第２のエントリ構成を
示す図、第４図はリプレースレベルの決定するためのフ
ローチャートである。 １・・・アドレスレジスタ、２ａ、２ｂ・・・ライトレ
ジスタ、３ａ、３ｂ・・・分岐ヒストリテーブル、４・
・・ＬＲｔＪユニット、５，８・・・セレクタ、６ａ。 ６ｂ・・・比較器、７・・・リードレジスタ、９・・・
エラー検出回路、１０・・・制御回路。 ／−−−アｌ−しスしシ′ス９ ２α、どし−−−ライトしシスｙ ３（１，３ｂ−’ｎ’ａ：スト°ＪＴ−１’＋１４−
［尺Ｕユニ、ト ５、６−−−亡し７？ ６ａ、 Ｇ＆ −一 比較器 も １ 図 ７−・リードしシ゛Ｚ？ ？−１ラー挾工回ｉ谷 １０−１！″１和回藉
Claims (1)
- 【特許請求の範囲】 １、命岐命令のアドレスと分岐先アドレスとを対にして
記憶しセットアソシアティブ方式にて分岐先を予測する
分岐ヒストリテーブルを備え、命令の先取りを行なう情
報処理装置における分岐ヒストリテーブルの障害処理方
式において、 前記分岐ヒストリテーブルは複数のレベルを有し、各エ
ントリは前記複数のレベルに対応して該エントリの障害
状態を示すビットを含むよう構成され、また 前記複数のレベルに対応して障害を検出するエラー検出
回路と、 障害が検出された場合に該エントリの前記障害状態を示
すビットの前記複数のレベルに対応してセット制御する
制御回路とを設けたことを特徴とする分岐ヒストリテー
ブルの障害処理方法。 ２、命岐命令のアドレスと分岐先アドレスとを対にして
記憶し、セットアソシアティブ方式にて分岐先を予測す
る分岐ヒストリテーブルを備え、命令の先取りを行なう
情報処理装置における分岐ヒストリテーブルの障害処理
方式において、前記分岐ヒストリテーブルは複数のレベ
ルを有し、各エントリは、前記複数のレベルに対応して
該エントリの障害状態を示すビット及び障害発生回数を
記憶するフィールドを持ち、また 前記複数のレベルに対応して障害を検出するエラー検出
回路と、 障害が検出された場合に該エントリの前記障害発生回数
を更新し、前記障害発生回数に従って前記障害状態を示
すビットのセット制御する制御回路とを設けたことを特
徴とする分岐ヒストリテーブルの障害処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5701490A JPH03257526A (ja) | 1990-03-07 | 1990-03-07 | 分岐ヒストリテーブルの障害処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5701490A JPH03257526A (ja) | 1990-03-07 | 1990-03-07 | 分岐ヒストリテーブルの障害処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03257526A true JPH03257526A (ja) | 1991-11-18 |
Family
ID=13043587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5701490A Pending JPH03257526A (ja) | 1990-03-07 | 1990-03-07 | 分岐ヒストリテーブルの障害処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03257526A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020062259A (ko) * | 2002-05-06 | 2002-07-25 | 웨이 펀 츄 | 레일 브래킷 조립체 및 이를 이용한 수직 이동형 비계 |
| EP1622001A2 (en) * | 2004-07-30 | 2006-02-01 | Fujitsu Limited | Branch prediction device and control method thereof |
-
1990
- 1990-03-07 JP JP5701490A patent/JPH03257526A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020062259A (ko) * | 2002-05-06 | 2002-07-25 | 웨이 펀 츄 | 레일 브래킷 조립체 및 이를 이용한 수직 이동형 비계 |
| EP1622001A2 (en) * | 2004-07-30 | 2006-02-01 | Fujitsu Limited | Branch prediction device and control method thereof |
| EP1622001A3 (en) * | 2004-07-30 | 2008-01-23 | Fujitsu Limited | Branch prediction device and control method thereof |
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