JPH03257514A - 集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数の集積回路を接続して構成される情報処
理装置において、各集積回路を識別するための番号を格
納するための機構を少量のハードウェアでかつ容易に実
現することが可能な集積回路装置に関するものである。

〔従来の技術〕

従来のこの種の技術として、たとえば、複数のプロセッ
サが結合され、相互間で通信を行いつつ並列にデータを
処理するマルチプロセッサシステム等があった。

このような、マルチプロセッサシステムにかいては、そ
れぞれの要素プロセッサを識別する必要がある。特に、
システム全体の初期化時には各要素プロセッサを識別す
るための情報、つ筐シプロセッサ番号を付は換えること
を可能としてかく必要がある。

第７図は、日本電気株式会社発行（１９８４年）の「μ
ＰＤ７２８１ユーザマニュアル」第１４８頁に示されて
いるマルチプロセッサの概略構成を示す模式図である。

図中、ＰＥｌは番号１（◆１）の要素プロセッサ、ＰＥ
２は番号２（＋２）の要素プロセッサ、ＰＥ３は番号３
（＋３）の要素プロセッサであり、各要素プロセッサＰ
Ｅｌ、　ＰＥ２　、　ＰＥ３はそれぞれ信号線ＳＬ及び
データバスＤＢにて接続されている。

筐た、ＭＮＲ，は要素プロセッサＰＥｔの番号設定用レ
ジスタ、ＭＮＲ２は要素プロセッサＰＩ２の番号設定用
レジスタ、ＭＮＲ３は要素プロセッサＰＥ３の番号設定
用レジスタである。

各番号設定用レジスタＭＮＲ，、ＭＮＲ２，ＭＮＲ３は
、通常それぞれビット並列のデイツプスイッチ及び出力
ハイインピーダンス制御付きの並列バッファＩＣにて構
成されている。そして、各番号設定用レジスタＭＮＲ，
、ＭＮＲ２，ＭＮＲ３のデイツプスイッチをオペレータ
が手作業でオン・オフ操作することによシ、それぞれに
対応する要素プロセラｆｐＥ、　、　ＰＥ２．　ＰＥ３
に番号讐１．＋２．＄３が設定される。

〔発明が解決しようとする課題〕

このように、従来の方法では、装置番号設定用のレジス
タが、装置番号の設定が必要な装置の数はど必要になる
。したがって、基板への装置の実装効率が低く、同一面
積の基板に対して装置の実装数が少ない。また、基板上
に実装しその正常動作が確認された後であっても電源の
投入力もしくは、リセット時に毎回装置番号の設定を行
っているため通常の動作に入るのに時間的なロスがある
。

また、装置番号を設定するためのデイツプスイッチ等、
可動部が存在するためシステムの信頼性が低下するとい
う問題点もある。

本発明は、このような従来の方法の有する問題点′に解
決するためになされたもので、プロ１ツサ等の複数の装
置つまシ集積回路金接続して構成されるマルチプロセッ
サシステムなどの情報処理装置に）いて、周辺ハードウ
ェアの低減をはかるとともに、システムの信頼性を向上
させることができる集積回路装置を提供することを目的
とする。

し課題を解決するための手設］ 本発明に係る集積回路装置は、複数の装置を接続してな
る情報処理装置にひいて、各装置を識別するための装置
識別信号をＥＥＰＲＯＭなどの不揮発性記憶素子によシ
夾現したものである。

〔作用」 不発明にかいては、基板に実装する前に予め各装置に装
置識別番号を設定することが可能になる。

し実施例〕 以下、本発明の実施例を図について説明する。

第１図は本発明の一実施例による集積回路装置の概略構
成図である。第１図に唄いて、１は例えばマルチプロセ
ッサシステムにシいて各要素フロセッサを識別する装置
番号を格納するためのＥＥＦＲＯＭを用いた装置番号レ
ジスタであり、２はこの装置番号レジスタ１に装置番号
を設定するための装置番号設定端子である。３は外部よ
り入力される装置番号入力端子、４は装置番号レジスタ
１に設定された装置番号出力を送出する出力線である。

５は装置番号レジスタ１より出力される設定済みの装置
番号出力ａと、装置番号入力端子３より入力される装置
番号データｂとが入力される比較器であシ、この比較器
５は装置番号レジスタ１よ多出力される設定済みの装置
番号ａと、装置番号入力端子３よ投入力される装置番号
データｂとが一致しているか否かを判定するためのもの
である。

６はこの比較器５の比較結果Ｃを内部処理部（図示せず
）へ出力する結果出力線である。

以下に、本実施例の動作について説明する。

壕ず、ＥＥＰＲＯＭの概要について第２図を用いて簡単
に説明する。

第２図（−）はＥＥＰＲＯＭのセルの一例を示した断面
図である。図にかいて、２１はＰ型基板、２２は素子分
離用のフィールド酸化膜、２３はＮ形拡散のソース領域
、２４はＮ形拡散のドレイン領域、２５はゲート酸化膜
、２６はトンネル酸化膜、２Ｔは層間絶縁摸、２８はフ
ローティングゲート、２９はコントロールゲートである
。ここで、トンネル酸化膜２６はドレイン領域２４とフ
ローティングゲート２８との間の酸化膜の薄い部分であ
る。そして、このトンネル酸化膜２６中を通して電子を
トンネルさせることによシ、フローティングゲート２８
に電子を注入したう、フローティングゲート２８から電
子を取シ除いたシすることができる。

また、第２図（ｂ）は第２図（、）で示した断面図をシ
ンボルとして示した図である。同図（ｂ）に示されてい
るようにＥＥＦＲＯＭのセルは、ドレイン端子をドレイ
ン領域２４．ソース端子をソース領域２３゜ゲート端子
をコントロールゲート２９とするよう々ＭＯ８）ランジ
スタの構成となっている。

つぎに、本ＥＥＦＲＯＭセルの記憶動作について説明す
る。データの消去は、コントロールゲート２９に１５Ｖ
〜２０Ｖの高電圧を印加し、ドレイン領域２４を接地し
て、フローティングゲート２８にトンネル酸化１１１２
６を経て電子を注入することによシ行う。これ□よジ本
セルのＭＯＳ　）ランジスタとしてのしきい値電圧は、
高い方にシフトする。

！た、データの書き込みは、コントロールゲート２９を
接地し、ドレイン領域２４に高電圧を印加して、７０−
ティングゲート２８からトンネル酸化膜２６を経て電子
を取勺除くことによって行われる。このとき、本素子の
ＭＯＳ　）ランジスタとしてのしきい値は低い方にシフ
トする。フローティングゲート２８は、酸化膜で電気的
に絶縁されているので、通常は、フローティングゲート
２８に電子下出入シすることがなく安定である。

かかるＥＥＰＲＯＭの１ルの性質をもとに、第１図の装
置番号レジスタ１の動作について第３図を参照して説明
する。

第３図は、第１図にかけるＥＥＰＲＯＭを用いた装置番
号レジスタ１の動作を説明するための概念図であう、そ
の１ビツト分を示している。第３図において、２．＞よ
び２．は第１図にかける装置番号設定端子２を展開した
ものである。４１は第１図における装置番号レジスタ１
に設定された装置番号を出力する出力線４のうちの１ビ
ツトの出力＊’ｔ−表したものである。７はＰチャネル
ＭＯ８）ランジスタであシ、ソースは電源端子ＶＯＯに
、ゲートは接地端子に、ドレインは出力線４−１に各々
接続されている。また、８は第２図で説明したＥＥＦＲ
ＯＭセルであシ、ソースは出力線４−１に、コントロー
ルゲートは入力端子２−１に、ドレインは入力端子２−
！に各々接続されている。

次に第３図の動作について、第４図を用いて説明する。

ここで、第４図ＣＡ）及び（Ｂ）は各々「１」および１
０」の書き込み、出力を示したタイミングチャートであ
る。以下に、「１」書き込み、「０」書き込みの場合に
ついて各々説明する。

（Ｉ）Ｉ’ｌｌ書き込み、出力の場合 第４図（Ａ）に示されているように、ＫＥＰＲＯＭセル
８のコントロールゲートに接続されている入力端子２−
□に同図（＆）に示す高電圧（１５〜２０ｖ）を印加す
ると、）ＪＰＲＯＭセル８のドレインに接続されている
入力端子２−２が接地されるため同図（ｂ）、１ｉ：ｇ
ＰＲＯＭセル８のしきい値電圧は、高い方にシフトする
（第４図（Ａ）ｒｌＪの書き込み）。したがって、次の
段階で、入力端子２−１が５ｖに、入力端子２−ｚがＯ
Ｖに変化した場合、ＥＥＰＲＯＭセルｇはＯＦＦ状態と
なる。したがって出力Ｍ４−ｔの電位はＰチャネルＭＯ
８）ランジスタＴにより５ｖ即ち、論理値「１」が現れ
る（同図（Ｃ））。

（ＩＩ）　　ｒＯＪ書き込み、出力の場合第４図（Ｂ）
に示されているように、ＥＥＰＲＯＭセル８のコントロ
ールゲートに接続されている入力端子２−１を接地しく
同図（ａ））、ｇｘｐａｏＭセル８のドレインに接続さ
れている入力端子２−２に同図（ｂ）に示す高電圧（１
５〜２０ｖ）が印加されると、ＥＫＰＲＯＭセル８のし
きい値電圧は、高い方にシフトする（第４図（Ｂ）ｒＯ
Ｊの書き込み）。したがって、次の段階で、入力端子２
−１が５ｖに、入力端子２−２がＯＶに変化した場合、
ＥＥＰＲＯＭセル８ｕＯＮ状態となる（同図（Ｃ））。

したがって出力１！４−ｔの電位はＰチャネルＭＯ８）
ランジスタＴのＯＮ抵抗値と、ＥＥＰＲＯＭセル８のＯ
Ｎ抵抗値の比によシ決定される。

本実施例では、ＰチャネルＭＯＳトランジスタ７のＯＮ
抵抗値をＥＥＰＲＯＭセル８のＯＮ抵抗値よシ大きく設
定することによって論理値１０Ｊと見なしうる電位が現
れる。

以上、′ＩｆＪ１図に釦ける装置番号レジスタ１への設
定方法について説明した。

次に、第１図に戻シ本実施列を、更に説明する。

装置番号が設定済みの装置が通常の動作状態にはいると
、比較器５によって、装置番号入力端子３よ投入力され
る番号データｂと装置番号レジスタ１の出力信号ａとが
一致するか否かを判定し、結果出力線６によう内部処理
部へ伝達する。これにより１その判定結果によって装置
自体が所望の動作をすることができる。

次に、本発明の他の実施例について第５図を用いて説明
する。

第５図は、第１図にかける装置番号レジスタ１の他の実
現法を示した概略図である。第５図にかいて、９は格納
されている装置番号の読み出しを制御する読み出し制御
線である。１０はＮチャネルＭＯ８トランジスタであシ
、ソースはＥＥＰＲＯＭセル８のソースに、ゲートは読
み出し制御１ｓ３に、ドレインは出力線４−１に各々接
続されている。１１はＰチャネルＭＯＳトランジスタで
あシ、ソースは電源端子ｖＩ）Ｄに、ゲートは読み出し
制御線９に、ドレインは出力線４−１に各々接続されて
いる。

第５図の動作について、第６図を用いて説明する。ここ
で、書き込みの動作については、第４図で説明したもの
と同様にＥＥＰＲＯＭセル８のしきい値電圧を変化させ
ることによう実現される。

（１）ｒＩＪ書き込み、出力の場合 第６図（Ａ）に示されているように、ＥＥＰＲＯＭセル
８のコントロールゲートに接続されている入力端子２−
１に同図（ａ）に示す高電圧（１５〜２０Ｖ）を印加す
ると、）ＪＰＲＯＭセル８のドレインに接続されている
入力端子２−２が接地されるため（同図（ｂ））、ＥＥ
ＰＲＯＭセル８のしきい値電圧は、高い方にシフトする
（８６図（Ａ）ｒＩＪの書き込み）。この段階では、読
み出し制御信号９がＱＶであるために、出力線４−７に
はＰチャネルＭＯＳトランジスタ１１によう電源電位が
現れている（同図（Ｃ）　、　（ｄ）　）。

そして読み出しの段階では、読み出し制御線９が５ｖと
なるため（同図（Ｃ））、ＮチャネルＭＯＳトランジス
タ１ｏはＯＮ状態となる。このとき、ＥＥＰＲＯＭセル
８がＯＦＦ状態であるので、出力線４−１の電位は変化
せず、５ｖ１即ち論理値「１」が出力される（同図（ｄ
））。

（ＩＩ）ｒＯＪ書き込み、出力の場合 第６図（Ｂ）に示されているように、ＥＥＰＲＯＭセル
８のコントロールゲートに接続されている入力端子２−
２を接地（同図（ｍ））シ、ＥＥ’Ｆ’ＲＯＭセル８の
ドレインに接続されている入力端子２−２に同図中）に
示す高電圧（１５〜２０Ｖ）が印加されると、ＥＥＰＲ
ＯＭセル８のしきい値電圧は、高い方にシフトする（第
６図（Ｂ）ｌ−ＯＪの書き込み）。この段階では、読み
出し制御信号９がＯＶであるために、出力線４−１には
ＰチャネルＭＯＳトランジスタ１１によシミ源電位が現
れている（同図（ｅ）　、　（ｄ）　）。

そして、読み出しの段階では、読み出し制御線９が５ｖ
となるため、ＮチャネルＭＯ８）ランジスタ１ａばＯＮ
状態となる。これによシ、ＥＥＰＲＯＭセル８がＯＮ状
態、ＰチャネルＭＯ８トランジスタ１１がＯＦＦ状態で
あるので、出力線４−ｔの電位は入力端子２−２の電位
、即ちＯＶが現れる（同図（ｄ））。

したがって、論理値「０」が出力される。

なか、本実施例では、装置番号レジスタとしてＥＥＦＲ
ＯＭを用いたものについてのみ述べたが、書き込みと読
み出しが可能で光によシ消去が可能なＥＥＦＲＯＭ、ヒ
ユーズＲＯＭなど少なくとも１回の書き込みが可能で、
書き込んた情報が不揮発であるものであれば、すべて本
発明の目的を達成できることは明らかである。

〔発明の効果〕

以上説明したごとく、本発明によれば一度装置番号を設
定してしはえば、装置番号を設定する機構を設ける必要
が無いため、プリント基板への実装効率が高く、部品数
が少なくなるために全体として信頼性が向上する。

更に、装置番号を記憶する機構が不揮発であるため電源
投入力時、リセット時に装置番号設定のための手続きが
不要となるため、時間的ロスがなく通常動作に移行可能
である。

【図面の簡単な説明】

第１図は本発明の一実施例を説明するための構成図、第
２図はその装置番号レジスタ部の原理を説明するための
図、第３図は本発明の一実施例を構成する装置番号レジ
スタの構成を示した図、第４図は第３図の動作を説明す
るためのタイミングチャート、第５図は本発明の他の実
施例による装置番号レジスタの構成を示した図、第６図
は第５図の動作を説明するためのタイミングチャート、
第７図は従来の技術を示した図である。 １・・・・装置番号レジスタ、２・・・・装置番号設定
端子、３・・・・装置番号入力端子、４・・・・出力線
、５・・・・比較器。

Claims (1)

【特許請求の範囲】
1. 複数の集積回路を接続して構成されるものにおいて、各
   集積回路を識別する識別番号を格納するための不揮発性
   記憶素子を備えたことを特徴とする集積回路装置。