JPH03255662A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03255662A JPH03255662A JP2286491A JP28649190A JPH03255662A JP H03255662 A JPH03255662 A JP H03255662A JP 2286491 A JP2286491 A JP 2286491A JP 28649190 A JP28649190 A JP 28649190A JP H03255662 A JPH03255662 A JP H03255662A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
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- G—PHYSICS
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- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置に関し、特に、所定しきい値
以上の電圧を印加することにより抵抗率を低下させる非
熔断性のヒユーズ（アンタイヒユーズ）の構造に関する
ものである。
以上の電圧を印加することにより抵抗率を低下させる非
熔断性のヒユーズ（アンタイヒユーズ）の構造に関する
ものである。
［従来の技術］
従来、非熔断性ヒユーズとしては、第１１図及び第１２
図に示すものがある。その製造方法は、半導体基板１上
に形成された酸化膜２ａの上に、高濃度に導電型不純物
を含有した多結晶シリコンＮ３を形成し、この多結晶シ
リコン層３を絶縁保護膜２ｂで覆う。絶縁保護膜２ｂに
は、多結晶シリコン層３の両端部に開口部Ａ及びＢを設
け、開口部Ａには半絶縁性のアモルファスシリコン層４
を形成した後、バリア金属層５ａを被着し、この上にＡ
ｌ電極６ａを形成する。一方、開口部Ｂにはバリア金属
層５ｂを直接被着し、この上にＡｊ２電極６ｂを形成す
るようにしている。
図に示すものがある。その製造方法は、半導体基板１上
に形成された酸化膜２ａの上に、高濃度に導電型不純物
を含有した多結晶シリコンＮ３を形成し、この多結晶シ
リコン層３を絶縁保護膜２ｂで覆う。絶縁保護膜２ｂに
は、多結晶シリコン層３の両端部に開口部Ａ及びＢを設
け、開口部Ａには半絶縁性のアモルファスシリコン層４
を形成した後、バリア金属層５ａを被着し、この上にＡ
ｌ電極６ａを形成する。一方、開口部Ｂにはバリア金属
層５ｂを直接被着し、この上にＡｊ２電極６ｂを形成す
るようにしている。
このようにして形成した非熔断性ヒユーズの電極６ａと
６ｂとの間に所定のしきい値（以下、プログラム電圧と
いう。）以上の電圧を印加すると、アモルファスシリコ
ン層４に絶縁破壊が生じるとともに、その破壊経路に沿
って多結晶シリコン層３の一部が溶融する。この結果、
−度絶縁破壊が生したヒユーズはその半絶縁性が解消さ
れ、低印加電圧領域から所定の導電率を備えた伝導路が
形成され、抵抗率が低下する。
６ｂとの間に所定のしきい値（以下、プログラム電圧と
いう。）以上の電圧を印加すると、アモルファスシリコ
ン層４に絶縁破壊が生じるとともに、その破壊経路に沿
って多結晶シリコン層３の一部が溶融する。この結果、
−度絶縁破壊が生したヒユーズはその半絶縁性が解消さ
れ、低印加電圧領域から所定の導電率を備えた伝導路が
形成され、抵抗率が低下する。
しかしながら、上記従来の非熔断性ヒユーズにおいては
、Ａｆｆｉ電極６ａのＡｆｆｉ電極６ｂに対する電圧を
正とした場合、第９図のＩ−■特性に示すように、印加
電圧の符号によって絶縁破壊電圧（第９図の実線から破
線に変化する・の状態に対応する電圧値。）が３Ｖ前後
も異なるため、半導体記録装置内に設置する際の非熔断
性ヒユーズの極性によりプログラム電圧が異なる結果、
正確なプログラムの書込みができず、或いは、書込みは
できたとしても、書込み後の抵抗値がばらつくという問
題点があった。この結果、非熔断性ヒユーズは双方向性
のスイッチとして用いることができず、使用に際してそ
の極性を考慮しなければならないので、使用上、極めて
不便であった。
、Ａｆｆｉ電極６ａのＡｆｆｉ電極６ｂに対する電圧を
正とした場合、第９図のＩ−■特性に示すように、印加
電圧の符号によって絶縁破壊電圧（第９図の実線から破
線に変化する・の状態に対応する電圧値。）が３Ｖ前後
も異なるため、半導体記録装置内に設置する際の非熔断
性ヒユーズの極性によりプログラム電圧が異なる結果、
正確なプログラムの書込みができず、或いは、書込みは
できたとしても、書込み後の抵抗値がばらつくという問
題点があった。この結果、非熔断性ヒユーズは双方向性
のスイッチとして用いることができず、使用に際してそ
の極性を考慮しなければならないので、使用上、極めて
不便であった。
そこで、本発明は上記問題点を解決するものであり、そ
の課題は、従来の非熔断性ヒユーズの極性を相互に補償
することにより、プログラム電圧の方向性を除去又は削
減し、双方向性を有する非熔断性ヒユーズを提供するこ
とにある。
の課題は、従来の非熔断性ヒユーズの極性を相互に補償
することにより、プログラム電圧の方向性を除去又は削
減し、双方向性を有する非熔断性ヒユーズを提供するこ
とにある。
上記問題点を解決するために、高濃度の不純物を含有し
た導電層と、この導電層上に形成された第１の接続部及
び第２の接続部と、からなる非熔断性記憶素子を有し、
第１の接続部には高抵抗層を介して第１の電極部が形成
され、第２の接続部には直接に第２の電極部が形成され
ており、第１の接続部と第２の接続部との間に所定電圧
を印加すべき第１の電極配線及び第２の電極配線を備え
た半導体記憶装置において、本発明が講じた第１の手段
としては、 第１及び第２の非熔断性記憶素子を設け、第１の非熔断
性記憶素子における第１の接続部と第２の非熔断性記憶
素子における第２の接続部とを第１の電極配線に接続し
、第１の非熔断性記憶素子における第２の接続部と第２
の非熔断性記憶素子における第１の接続部とを第２の電
極配線に接続するものである。
た導電層と、この導電層上に形成された第１の接続部及
び第２の接続部と、からなる非熔断性記憶素子を有し、
第１の接続部には高抵抗層を介して第１の電極部が形成
され、第２の接続部には直接に第２の電極部が形成され
ており、第１の接続部と第２の接続部との間に所定電圧
を印加すべき第１の電極配線及び第２の電極配線を備え
た半導体記憶装置において、本発明が講じた第１の手段
としては、 第１及び第２の非熔断性記憶素子を設け、第１の非熔断
性記憶素子における第１の接続部と第２の非熔断性記憶
素子における第２の接続部とを第１の電極配線に接続し
、第１の非熔断性記憶素子における第２の接続部と第２
の非熔断性記憶素子における第１の接続部とを第２の電
極配線に接続するものである。
また、第２の手段としては、
第１の非熔断性記憶素子における導電層は第１導電型の
半導体層とし、第２の非熔断性記憶素子における導電層
は第２導電型の半導体層とし、第１及び第２の非熔断性
記憶素子における第１の電極部を第１の電極配線に接続
し、第１及び第２の非熔断性記憶素子における第２の電
極部を第２の電極配線に接続するものである。
半導体層とし、第２の非熔断性記憶素子における導電層
は第２導電型の半導体層とし、第１及び第２の非熔断性
記憶素子における第１の電極部を第１の電極配線に接続
し、第１及び第２の非熔断性記憶素子における第２の電
極部を第２の電極配線に接続するものである。
この場合において、第１の非熔断性記憶素子における第
１の接続部と第２の非熔断性記憶素子における第１の接
続部とを一体に形成する場合、第１の非熔断性記憶素子
における第２の接続部と第２ｔ・・１１゛熔断性記憶素
子における第２の接続部とを一体に形成する場合、及び
これらの双方をそれぞれ一体に形成する場合がある。
１の接続部と第２の非熔断性記憶素子における第１の接
続部とを一体に形成する場合、第１の非熔断性記憶素子
における第２の接続部と第２ｔ・・１１゛熔断性記憶素
子における第２の接続部とを一体に形成する場合、及び
これらの双方をそれぞれ一体に形成する場合がある。
更に、上記の各手段において、高抵抗層を結晶破壊され
たＳｉ又はアモルファスＳｉで形成する場合があり、第
１及び第２の接続部と第１及び第２の電極配線との間に
バリア金属層を有する場合もある。
たＳｉ又はアモルファスＳｉで形成する場合があり、第
１及び第２の接続部と第１及び第２の電極配線との間に
バリア金属層を有する場合もある。
（作用〕
まず、第１の手段によれば、第１の非熔断性記憶素子と
第２の非熔断性記憶素子とでは、第１及び第２の接続部
が第１の電極配線と第２の電極配線に対して互いに逆方
向に接続されているので、第１の電極配線と第２の電極
配線との間に印加される電圧の正負に拘わらず、第１の
非熔断性記憶素子に印加される電圧と、第２の非熔断性
記憶素子に印加される電圧とは、相互に逆方向となる。
第２の非熔断性記憶素子とでは、第１及び第２の接続部
が第１の電極配線と第２の電極配線に対して互いに逆方
向に接続されているので、第１の電極配線と第２の電極
配線との間に印加される電圧の正負に拘わらず、第１の
非熔断性記憶素子に印加される電圧と、第２の非熔断性
記憶素子に印加される電圧とは、相互に逆方向となる。
したがって、第１の接続部と第２の接続部の間に印加さ
れる電圧の方向により高抵抗層の絶縁破壊電圧が異なっ
ている場合であっても、この手段では、どちらかの非熔
断性記憶素子において絶縁破壊電圧の低い方向に電圧が
印加されるので、印加電圧の方向に拘わらず、その低い
方向の絶縁破壊電圧が得られることとなる。この結果、
双方向性を備えた非溶断性ヒユーズとして接続方向を考
慮することなく使用することができ、また、絶縁破壊後
における抵抗値のばらつきも抑制することができる。
れる電圧の方向により高抵抗層の絶縁破壊電圧が異なっ
ている場合であっても、この手段では、どちらかの非熔
断性記憶素子において絶縁破壊電圧の低い方向に電圧が
印加されるので、印加電圧の方向に拘わらず、その低い
方向の絶縁破壊電圧が得られることとなる。この結果、
双方向性を備えた非溶断性ヒユーズとして接続方向を考
慮することなく使用することができ、また、絶縁破壊後
における抵抗値のばらつきも抑制することができる。
次に第２の手段によれば、第１の電極配線と第２の電極
配線との間において、第１導電型の半導体層上に形威さ
れた第１の非熔断性記憶素子と、第２導電型の半導体層
上に形威された第２の非熔断性記憶素子を並列に接続し
ている。ところが、第１の接続部と第２の接続部の間に
印加する電圧の方向に対する絶縁破壊電圧の大小は、第
１導電型の半導体層上の高抵抗層と第２導電型の半導体
層上の高抵抗層とでは逆となるので、第１の電極配線と
第２の電極配線との間に何れの方向の電圧を印加した場
合でも、それぞれの非熔断性記憶素子の低い電圧方向の
絶縁破壊電圧値が得られることとなる。ここで、第１の
非熔断性記憶素子における低い電圧方向の絶縁破壊電圧
と第２の非熔断性記憶素子における低い電圧方向の絶縁
破壊電圧の差は、それぞれの非熔断性記憶素子における
印加電圧の方向による絶縁破壊電圧の差よりも大幅に小
さいので、第１の電極配線と第２の電極配線との間に印
加する電圧の正負によるプログラム電圧の差は単一の非
熔断性記憶素子の場合よりも大中畠にイ氏減される。
配線との間において、第１導電型の半導体層上に形威さ
れた第１の非熔断性記憶素子と、第２導電型の半導体層
上に形威された第２の非熔断性記憶素子を並列に接続し
ている。ところが、第１の接続部と第２の接続部の間に
印加する電圧の方向に対する絶縁破壊電圧の大小は、第
１導電型の半導体層上の高抵抗層と第２導電型の半導体
層上の高抵抗層とでは逆となるので、第１の電極配線と
第２の電極配線との間に何れの方向の電圧を印加した場
合でも、それぞれの非熔断性記憶素子の低い電圧方向の
絶縁破壊電圧値が得られることとなる。ここで、第１の
非熔断性記憶素子における低い電圧方向の絶縁破壊電圧
と第２の非熔断性記憶素子における低い電圧方向の絶縁
破壊電圧の差は、それぞれの非熔断性記憶素子における
印加電圧の方向による絶縁破壊電圧の差よりも大幅に小
さいので、第１の電極配線と第２の電極配線との間に印
加する電圧の正負によるプログラム電圧の差は単一の非
熔断性記憶素子の場合よりも大中畠にイ氏減される。
この場合、第１の非熔断性記憶素子における第１の接続
部又は第２の接続部と、第２の非溶断記憶素子における
第１の接続部又は第２の接続部とを一体化して形威する
場合には、並列形成した双方の非溶断性記録素子を一体
化したこととなり、占有面積の削減を図ることができる
。
部又は第２の接続部と、第２の非溶断記憶素子における
第１の接続部又は第２の接続部とを一体化して形威する
場合には、並列形成した双方の非溶断性記録素子を一体
化したこととなり、占有面積の削減を図ることができる
。
（実施例）
次に、図面を参照して本発明の詳細な説明する。
〈第１実施例〉
第１図は本発明に係る非溶断性記憶装置の平面図であり
、第２図は第１図に示すＬ−Ｌ’線に沿って切断した状
態を示す端面図である。これらの図に示すように、半導
体基板１の表面上に酸化膜２ａを形威し、この酸化膜２
ａ上にＣＶＤ法によって多結晶シリコン層を堆積し、高
濃度にＰ（リン）を拡散した後パターニングすることに
より、平行に伸びた２つの導電層１１．２１を形成する
。
、第２図は第１図に示すＬ−Ｌ’線に沿って切断した状
態を示す端面図である。これらの図に示すように、半導
体基板１の表面上に酸化膜２ａを形威し、この酸化膜２
ａ上にＣＶＤ法によって多結晶シリコン層を堆積し、高
濃度にＰ（リン）を拡散した後パターニングすることに
より、平行に伸びた２つの導電層１１．２１を形成する
。
この導電層１１．２１を酸化膜２ｂで被覆した後に、導
電層１１には開口部ａ及びｂを形成し、導電層２１には
開口部ａ′及びｂ′を形成する。この開口部ａと開口部
ａ′上には、ＣＶＤ法により厚さ１５００Ａのアモルフ
ァスシリコン層１２゜２２を形成し、更にこの上にスパ
ッタリング法により、Ｔｉ（チタン）／ＴｉＮ（チタン
ナイトライド）の２層構造からなるバリア金属層１３．
２３を形成して第１の接続部Ａ、Ａ’を構成する。
電層１１には開口部ａ及びｂを形成し、導電層２１には
開口部ａ′及びｂ′を形成する。この開口部ａと開口部
ａ′上には、ＣＶＤ法により厚さ１５００Ａのアモルフ
ァスシリコン層１２゜２２を形成し、更にこの上にスパ
ッタリング法により、Ｔｉ（チタン）／ＴｉＮ（チタン
ナイトライド）の２層構造からなるバリア金属層１３．
２３を形成して第１の接続部Ａ、Ａ’を構成する。
一方、開口部す及び開口部ｂ′上には、直接にバリア金
属層１５．２５を被着して、第２の接続部Ｂ、Ｂ’を構
成する。
属層１５．２５を被着して、第２の接続部Ｂ、Ｂ’を構
成する。
このようにして非熔断性記憶素子１０及び２０を形成し
、非熔断性記憶素子１０における第１の接続部Ａと非熔
断性記憶素子２０における第２の接続部Ｂ′とをＡｆ電
極配線６ａに接続し、非熔断性記憶素子１０における第
２の接続部Ｂ′と非熔断性記憶素子２０における第１の
接続部ＡとをＡｆ電極配線６ｂに接続する。
、非熔断性記憶素子１０における第１の接続部Ａと非熔
断性記憶素子２０における第２の接続部Ｂ′とをＡｆ電
極配線６ａに接続し、非熔断性記憶素子１０における第
２の接続部Ｂ′と非熔断性記憶素子２０における第１の
接続部ＡとをＡｆ電極配線６ｂに接続する。
この実施例においては、／ｌ電極配線６ａと６ｂとの間
に電圧を印加すると、例えば、Ａ１電極配線６ａが高電
位となる場合には、非熔断性記憶素子１０の第１接続部
Ａにおいて、アモルファスシリコン層１２からｎ゛型の
多結晶シリコン層１工に向けて正電圧が印加され、一方
、非熔断性記憶素子２０の第１接続部Ａ′においては、
アモルファスシリコン層２２からｎ゛型の多結晶シリコ
ン層２１に向けて負電圧が印加されていることとなる。
に電圧を印加すると、例えば、Ａ１電極配線６ａが高電
位となる場合には、非熔断性記憶素子１０の第１接続部
Ａにおいて、アモルファスシリコン層１２からｎ゛型の
多結晶シリコン層１工に向けて正電圧が印加され、一方
、非熔断性記憶素子２０の第１接続部Ａ′においては、
アモルファスシリコン層２２からｎ゛型の多結晶シリコ
ン層２１に向けて負電圧が印加されていることとなる。
このように、印加電圧の正負に拘わらず、第１の接続部
ＡとＡ′では、電圧の方向が逆となる。ここで、第１０
図に示すように、多結晶シリコン層にドナー不純物を拡
散した場合には、アモルファスシリコン層から多結晶シ
リコン層２１に向けた方向の印加電圧に対するプログラ
ム電圧（アモルファスシリコン層の絶縁破壊電圧）＋Ｖ
。
ＡとＡ′では、電圧の方向が逆となる。ここで、第１０
図に示すように、多結晶シリコン層にドナー不純物を拡
散した場合には、アモルファスシリコン層から多結晶シ
リコン層２１に向けた方向の印加電圧に対するプログラ
ム電圧（アモルファスシリコン層の絶縁破壊電圧）＋Ｖ
。
は１０〜１１■、逆方向の印加電圧に対するプログラム
電圧−■、は１３〜１４■程度となっている。この結果
、単一の非熔断性記憶素子においては、印加電圧の方向
によりプログラム電圧に差が生ずることとなるのに対し
、本実施例では、非熔断性記憶素子１０と非熔断性記憶
素子２０との印加電圧の方向が必ず逆方向となるので、
印加電圧の方向如何に拘わらず、どちらかの非熔断性記
憶素子のプログラム電圧−ｖＰにおいてアモルファスシ
リコン層１２又は２２に絶縁破壊が発生し、伝導率が上
昇して書込みが完了する。
電圧−■、は１３〜１４■程度となっている。この結果
、単一の非熔断性記憶素子においては、印加電圧の方向
によりプログラム電圧に差が生ずることとなるのに対し
、本実施例では、非熔断性記憶素子１０と非熔断性記憶
素子２０との印加電圧の方向が必ず逆方向となるので、
印加電圧の方向如何に拘わらず、どちらかの非熔断性記
憶素子のプログラム電圧−ｖＰにおいてアモルファスシ
リコン層１２又は２２に絶縁破壊が発生し、伝導率が上
昇して書込みが完了する。
この実施例においては、印加電圧の方向を変えてもプロ
グラム電圧が等しくなるので、極性を考慮することなく
使用することができ、また、書込み後の抵抗値のばらつ
きも減少する。しかも、印加電圧の方向とは無関係に低
いプログラム電圧−ｖＰが得られるので、マスクＲＯＭ
等の半導体装置に使用する場合、装置内の素子の耐圧を
高く設定する必要がなくなるという利点がある。
グラム電圧が等しくなるので、極性を考慮することなく
使用することができ、また、書込み後の抵抗値のばらつ
きも減少する。しかも、印加電圧の方向とは無関係に低
いプログラム電圧−ｖＰが得られるので、マスクＲＯＭ
等の半導体装置に使用する場合、装置内の素子の耐圧を
高く設定する必要がなくなるという利点がある。
この実施例では、ｎ＋型の多結晶シリコン層１１．２１
を形成したが、ｐ゛型の多結晶シリコン層を形成しても
良い。また、アモルファスシリコン層１２．２２以外に
も結晶破壊したシリコン層その他の半絶縁性層を用いる
ことができる。
を形成したが、ｐ゛型の多結晶シリコン層を形成しても
良い。また、アモルファスシリコン層１２．２２以外に
も結晶破壊したシリコン層その他の半絶縁性層を用いる
ことができる。
〈第２実施例〉
次に、本発明の第２実施例を説明する。第３図は第２実
施例の平面図であり、第４図は第３図のＬ−Ｌ’線に沿
って切断した状態を示す端面図である。この実施例にお
いては、半導体基板１の上に形成された酸化膜２ａ上に
多結晶シリコン層３１と４１を形成し、多結晶シリコン
層３１には、Ｐを拡散し、多結晶シリコン層４１にはＢ
（硼素）を拡散して、それぞれｎ゛型の多結晶シリコン
層３Ｌｐ”型の多結晶シリコン層４１とする。
施例の平面図であり、第４図は第３図のＬ−Ｌ’線に沿
って切断した状態を示す端面図である。この実施例にお
いては、半導体基板１の上に形成された酸化膜２ａ上に
多結晶シリコン層３１と４１を形成し、多結晶シリコン
層３１には、Ｐを拡散し、多結晶シリコン層４１にはＢ
（硼素）を拡散して、それぞれｎ゛型の多結晶シリコン
層３Ｌｐ”型の多結晶シリコン層４１とする。
この多結晶シリコン層３１及び４１上に酸化膜２ｂを形
成し、多結晶シリコン層３１上の酸化膜２ｂに開口部ａ
、ｂを形成し、多結晶シリコン層４１上の酸化膜２ｂに
開口部ａｌ 、 ｂ ｌを形成する。開ロ部ａ、ａ’
上には、アモルファスシリコン層３２．４２を形成し、
この上に第１実施例と同様のバリア金属層３３．４３を
形成して、第１の接続部Ａ、Ａ’を構成する。一方、開
口部ｂｂ′上には、直接にバリア金属Ｊｉｉ３５．４５
を形成して第２の接続部Ｂ、Ｂ’を構成する。これらの
第１の接続部Ａ、Ａ’には、Ａ１電極配線６ａを接続し
、第２の接続部Ｂ、Ｂ’には、ＡＩ２電極配線６ｂを接
続する。
成し、多結晶シリコン層３１上の酸化膜２ｂに開口部ａ
、ｂを形成し、多結晶シリコン層４１上の酸化膜２ｂに
開口部ａｌ 、 ｂ ｌを形成する。開ロ部ａ、ａ’
上には、アモルファスシリコン層３２．４２を形成し、
この上に第１実施例と同様のバリア金属層３３．４３を
形成して、第１の接続部Ａ、Ａ’を構成する。一方、開
口部ｂｂ′上には、直接にバリア金属Ｊｉｉ３５．４５
を形成して第２の接続部Ｂ、Ｂ’を構成する。これらの
第１の接続部Ａ、Ａ’には、Ａ１電極配線６ａを接続し
、第２の接続部Ｂ、Ｂ’には、ＡＩ２電極配線６ｂを接
続する。
この実施例では、ｎ゛型の多結晶シリコン層３１、第１
の接続部Ａ及び第２の接続部Ｂからなる非熔断性記憶素
子３０と、ｐ゛型の多結晶シリコン層４１、第１の接続
部Ａ′及び第２の接続部Ｂ′からなる非熔断性記憶素子
４０とが、Ａｆ電極配線６ａと６ｂとの間に、並列同方
向に接続されている。したがって、電圧もこれらの非熔
断性記憶素子３０．４０に同方向に印加されることとな
る。ところが、第１０図に示すように、ｎ゛型の多結晶
シリコン層を備えた非熔断性記憶素子ではプログラム電
圧＋Ｖ、は−■、よりも低いのに対し、Ｐ゛型の多結晶
シリコン層４１を備えた非熔断性記憶素子においては、
＋ＶＰと一■、の値の大小は逆転する。この結果、非熔
断性記憶素子３０のプログラム電圧＋Ｖ、と非熔断性記
憶素子４０のプログラム電圧−ＶＰとの差はほとんどな
くなる。本実施例では、Ａｆ電極配線６ａ側が高電位と
なった場合には、非熔断性記憶素子３０のプログラム電
圧＋Ｖ、でアモルファスシリコン層３２が絶縁破壊し、
Ａｌ電極配線６ｂ側が高電位となった場合には、非熔断
性記憶素子４０のプログラム電圧−Ｖ、でアモルファス
シリコンＮ４２が絶縁破壊する。したがって、どちらの
方向に電圧が印加された場合でも、非熔断性記憶素子３
０のプログラム電圧＋Ｖ、と非熔断性記憶素子４０のプ
ログラム電圧−■、のいずれかで書込みが完了し、単一
の非熔断性記憶素子の場合と較べて、印加電圧の方向に
対するプログラム電圧の差が縮小される。
の接続部Ａ及び第２の接続部Ｂからなる非熔断性記憶素
子３０と、ｐ゛型の多結晶シリコン層４１、第１の接続
部Ａ′及び第２の接続部Ｂ′からなる非熔断性記憶素子
４０とが、Ａｆ電極配線６ａと６ｂとの間に、並列同方
向に接続されている。したがって、電圧もこれらの非熔
断性記憶素子３０．４０に同方向に印加されることとな
る。ところが、第１０図に示すように、ｎ゛型の多結晶
シリコン層を備えた非熔断性記憶素子ではプログラム電
圧＋Ｖ、は−■、よりも低いのに対し、Ｐ゛型の多結晶
シリコン層４１を備えた非熔断性記憶素子においては、
＋ＶＰと一■、の値の大小は逆転する。この結果、非熔
断性記憶素子３０のプログラム電圧＋Ｖ、と非熔断性記
憶素子４０のプログラム電圧−ＶＰとの差はほとんどな
くなる。本実施例では、Ａｆ電極配線６ａ側が高電位と
なった場合には、非熔断性記憶素子３０のプログラム電
圧＋Ｖ、でアモルファスシリコン層３２が絶縁破壊し、
Ａｌ電極配線６ｂ側が高電位となった場合には、非熔断
性記憶素子４０のプログラム電圧−Ｖ、でアモルファス
シリコンＮ４２が絶縁破壊する。したがって、どちらの
方向に電圧が印加された場合でも、非熔断性記憶素子３
０のプログラム電圧＋Ｖ、と非熔断性記憶素子４０のプ
ログラム電圧−■、のいずれかで書込みが完了し、単一
の非熔断性記憶素子の場合と較べて、印加電圧の方向に
対するプログラム電圧の差が縮小される。
〈第３実施例〉
次に、本発明の第３実施例を説明する。この実施例は、
第５図及び第６図に示すように、多結晶シリコン層５０
と６０が接した状態で形成されており、多結晶シリコン
層５１はＰがドープされてｎ゛型となっており、多結晶
シリコン層６１はＢがドープされてｐ゛型となっている
。この多結晶シリコン層５０上には、酸化膜２ｂの開口
部ａが設けられ、アモルファスシリコン層５２とバリア
金属層５３が積層された第１の接続部Ａが構成されてお
り、多結晶シリコン層６０上には酸化膜２ｂの開口部ａ
′が設けられ、アモルファスシリコン層６２とバリア金
属層６３が積層された第１の接続部Ａ′が形成されてい
る。そして、多結晶シリコン層５１と多結晶シリコン層
６１の接触部分には、両者に跨がるようにして開口部Ｃ
が設けられ、この上にバリア金属層５４が被着されて第
２の接続部Ｃが構成されている。第１の接続部Ａ及びＡ
′上にはＡｌ電極配線７ａが接続され、第２の接続部Ｃ
上にはＡｆ電極配線７ｂが接続されている。
第５図及び第６図に示すように、多結晶シリコン層５０
と６０が接した状態で形成されており、多結晶シリコン
層５１はＰがドープされてｎ゛型となっており、多結晶
シリコン層６１はＢがドープされてｐ゛型となっている
。この多結晶シリコン層５０上には、酸化膜２ｂの開口
部ａが設けられ、アモルファスシリコン層５２とバリア
金属層５３が積層された第１の接続部Ａが構成されてお
り、多結晶シリコン層６０上には酸化膜２ｂの開口部ａ
′が設けられ、アモルファスシリコン層６２とバリア金
属層６３が積層された第１の接続部Ａ′が形成されてい
る。そして、多結晶シリコン層５１と多結晶シリコン層
６１の接触部分には、両者に跨がるようにして開口部Ｃ
が設けられ、この上にバリア金属層５４が被着されて第
２の接続部Ｃが構成されている。第１の接続部Ａ及びＡ
′上にはＡｌ電極配線７ａが接続され、第２の接続部Ｃ
上にはＡｆ電極配線７ｂが接続されている。
この実施例においても、第２実施例と同様に逆導電型の
多結晶シリコン層５１．６１上に形成された２つの非熔
断性記憶素子５０．６０が形成され、これらが１４２電
極配線７ａと７ｂ間に並列に接続されているので、第２
実施例と同一の効果を奏する。本実施例では更に、第２
の接続部Ｃが非熔断性記憶素子５０と６０において一体
化されているので、素子の占有面積が縮小され、半導体
記憶装置の集積度の向上を図ることができる。
多結晶シリコン層５１．６１上に形成された２つの非熔
断性記憶素子５０．６０が形成され、これらが１４２電
極配線７ａと７ｂ間に並列に接続されているので、第２
実施例と同一の効果を奏する。本実施例では更に、第２
の接続部Ｃが非熔断性記憶素子５０と６０において一体
化されているので、素子の占有面積が縮小され、半導体
記憶装置の集積度の向上を図ることができる。
〈第４実施例〉
最後に、本発明の第４実施例を説明する。第７図は第４
実施例の平面図であり、第８図は第７図のＬ−Ｌ’線に
沿って切断した状態を示す端面図である。この実施例で
は、第２実施例、第３実施例と同様に、ｎ゛型の多結晶
シリコン層７１及びｐ゛型の多結晶シリコン層８１が酸
化膜２ａ上に形成されているが、これらの多結晶シリコ
ン層７１．８１は側面が相互に接触しており、その接触
面上に酸化ＪＩＩ２ｂの開口部ａ、ｂが形成されている
。開口部ａ上にはアモルファスシリコン層７２とバリア
金属層７３が積層されて第１の接続部Ａが構成されてお
り、この上にＡ／２電極配線８ａが接続されている。ま
た、開口部す上には、直接にバリア金属層７５が被着さ
れて第２の接続部Ｂを構成しており、この上にＡｆ電極
配線８ｂが接続されている。ここに、ｎ゛型の多結晶シ
リコン層７１Ｊ：に非熔断性記憶素子７０が配置され、
ｐ゛型の多結晶シリコン層８１上に非熔断性記憶素子８
０が配置されている。
実施例の平面図であり、第８図は第７図のＬ−Ｌ’線に
沿って切断した状態を示す端面図である。この実施例で
は、第２実施例、第３実施例と同様に、ｎ゛型の多結晶
シリコン層７１及びｐ゛型の多結晶シリコン層８１が酸
化膜２ａ上に形成されているが、これらの多結晶シリコ
ン層７１．８１は側面が相互に接触しており、その接触
面上に酸化ＪＩＩ２ｂの開口部ａ、ｂが形成されている
。開口部ａ上にはアモルファスシリコン層７２とバリア
金属層７３が積層されて第１の接続部Ａが構成されてお
り、この上にＡ／２電極配線８ａが接続されている。ま
た、開口部す上には、直接にバリア金属層７５が被着さ
れて第２の接続部Ｂを構成しており、この上にＡｆ電極
配線８ｂが接続されている。ここに、ｎ゛型の多結晶シ
リコン層７１Ｊ：に非熔断性記憶素子７０が配置され、
ｐ゛型の多結晶シリコン層８１上に非熔断性記憶素子８
０が配置されている。
本実施例においては、第３実施例と同様に非熔断性記憶
素子７０と８０における第１の接続部Ａが一体的に形成
されており、これに加えて、第２の接続部Ｂも両者共通
の構造となっている。したがって、第３実施例よりも更
に素子の占有面積の縮小を図ることができ、装置の集積
化に寄与することができる。
素子７０と８０における第１の接続部Ａが一体的に形成
されており、これに加えて、第２の接続部Ｂも両者共通
の構造となっている。したがって、第３実施例よりも更
に素子の占有面積の縮小を図ることができ、装置の集積
化に寄与することができる。
これまで説明した各実施例においては、２＆［ｌの非熔
断性記憶素子を設置していたが、３組以上の非熔肋性記
憶素子を組み合わせて、上記のように双方向性を満たす
装置としても良い。
断性記憶素子を設置していたが、３組以上の非熔肋性記
憶素子を組み合わせて、上記のように双方向性を満たす
装置としても良い。
また、本実施例では、アモルファスシリコンをＣＶＤ法
で形成したが、スパッタリング法によって形成してもよ
い。更には、多結晶シリコンを蒸着後、Ａｒ等のイオン
打ち込みにより結晶破壊したＳｉを用いてもよい。
で形成したが、スパッタリング法によって形成してもよ
い。更には、多結晶シリコンを蒸着後、Ａｒ等のイオン
打ち込みにより結晶破壊したＳｉを用いてもよい。
以上説明したように、本発明は、逆特性をもつ２組の非
熔断性記憶素子を接続することにより、絶縁破壊電圧の
電圧印加の極性依存性を解消する構造としたことに特徴
を有するものであるので、以下の効果を奏する。
熔断性記憶素子を接続することにより、絶縁破壊電圧の
電圧印加の極性依存性を解消する構造としたことに特徴
を有するものであるので、以下の効果を奏する。
■ 印加電圧の方向を変えても同−又は差の少ないプロ
グラム電圧をもつことにより、接続方向を考慮すること
なく回路内に接続することが可能となり使用上便利にな
る上に、書込み完了後の抵抗値のばらつきも減少する。
グラム電圧をもつことにより、接続方向を考慮すること
なく回路内に接続することが可能となり使用上便利にな
る上に、書込み完了後の抵抗値のばらつきも減少する。
■ 第１の接続部又は第２の接続部を一体化して形成し
た場合には、素子の占有面積を縮小することができ、記
憶装置の集積度の向上を図ることができる。
た場合には、素子の占有面積を縮小することができ、記
憶装置の集積度の向上を図ることができる。
第１図は本発明の非熔断性記憶装置の第１実施例の構造
を示す平面図である。 第２図は第１図のＬ−Ｌ’綿に沿って切断した状態を示
す端面図である。 第３図は本発明の非熔断性記憶装置の第２実施例の構造
を示す平面図である。 第４図は第３図のＬ−Ｌ’線に沿って切断した状態を示
す端面図である。 第５図は本発明の非熔断性記憶装置の第３実施例の構造
を示す平面図である。 第６図は第５図のＬ−Ｌ’線に沿って切断した状態を示
す端面図である。 第７図は本発明の非熔断性記憶装置の第４実施例の構造
を示す平面図である。 第８図は第７図のＬ−Ｌ’線に沿って切断した状態を示
す端面図である。 第９図は非熔断性記憶装置の電流電圧特性を示すグラフ
である。 第１０図はｎ゛型型数散層はＰ゛型核拡散層上形成され
た接続部のプログラム電圧を示すグラフ図である。 第１１図は従来の非熔断性記憶装置の構造を示す平面図
である。 第１２図は第１１図のＬ−Ｌ’線に沿って切断した状態
を示す端面図である。 ２ａ、２ｂ・・・酸化膜 ６ａ、６ｂ、７ａ、７ｂ、８ａ、Ｂｂ−＝Ａｌ電極配線 １０．２０，３０，４０，５０，６０，７０．８０・・
・非熔断性記憶素子 １１．２１，３１，５１．７１・・・ｎ０型の多結晶シ
リコン層 ４１．６１．８１・・・ｐ４型の多結晶シリコン層１２
．２２，３２，４２．５２，６２．７２・・・アモルフ
ァスシリコン層 Ａ、Ａ’・・・第１の接続部 Ｂ、Ｂ’、Ｃ・・・第２の接続部。 以上 出 願 人 セイコーエプソン株式会社代 理 人
弁理士 山 １） 稔 〔符号の説明〕 ｌ・・・半導体装置 第１図 第２図 第５図 ７ＪＡ６図 第３図 第４図 第８図 第９図 第１０図 第１１図 菜１２図
を示す平面図である。 第２図は第１図のＬ−Ｌ’綿に沿って切断した状態を示
す端面図である。 第３図は本発明の非熔断性記憶装置の第２実施例の構造
を示す平面図である。 第４図は第３図のＬ−Ｌ’線に沿って切断した状態を示
す端面図である。 第５図は本発明の非熔断性記憶装置の第３実施例の構造
を示す平面図である。 第６図は第５図のＬ−Ｌ’線に沿って切断した状態を示
す端面図である。 第７図は本発明の非熔断性記憶装置の第４実施例の構造
を示す平面図である。 第８図は第７図のＬ−Ｌ’線に沿って切断した状態を示
す端面図である。 第９図は非熔断性記憶装置の電流電圧特性を示すグラフ
である。 第１０図はｎ゛型型数散層はＰ゛型核拡散層上形成され
た接続部のプログラム電圧を示すグラフ図である。 第１１図は従来の非熔断性記憶装置の構造を示す平面図
である。 第１２図は第１１図のＬ−Ｌ’線に沿って切断した状態
を示す端面図である。 ２ａ、２ｂ・・・酸化膜 ６ａ、６ｂ、７ａ、７ｂ、８ａ、Ｂｂ−＝Ａｌ電極配線 １０．２０，３０，４０，５０，６０，７０．８０・・
・非熔断性記憶素子 １１．２１，３１，５１．７１・・・ｎ０型の多結晶シ
リコン層 ４１．６１．８１・・・ｐ４型の多結晶シリコン層１２
．２２，３２，４２．５２，６２．７２・・・アモルフ
ァスシリコン層 Ａ、Ａ’・・・第１の接続部 Ｂ、Ｂ’、Ｃ・・・第２の接続部。 以上 出 願 人 セイコーエプソン株式会社代 理 人
弁理士 山 １） 稔 〔符号の説明〕 ｌ・・・半導体装置 第１図 第２図 第５図 ７ＪＡ６図 第３図 第４図 第８図 第９図 第１０図 第１１図 菜１２図
Claims (5)
- （１）高濃度の不純物を含有した導電層と、該導電層上
に形成された第１の接続部及び第２の接続部と、からな
る非熔断性記憶素子を備えており、該第１の接続部には
高抵抗層を介して第１の電極部が形成され、前記第２の
接続部には直接に第２の電極部が形成されており、前記
第１の接続部と前記第２の接続部との間に所定電圧を印
加すべき第１の電極配線及び第２の電極配線を備えた半
導体記憶装置において、 第１及び第２の前記非熔断性記憶素子を有し、第１の非
熔断性記憶素子における第１の接続部と第２の非熔断性
記憶素子における第２の接続部とを前記第１の電極配線
に接続し、前記第１の非熔断性記憶素子における第２の
接続部と前記第２の非熔断性記憶素子における第１の接
続部とが前記第２の電極配線に接続されていることを特
徴とする半導体記憶装置。 - （２）高濃度の不純物を含有した導電層と、該導電層上
に形成された第１の接続部及び第２の接続部と、からな
る非熔断性記憶素子を備えており、該第１の接続部には
高抵抗層を介して第１の電極部が形成され、前記第２の
接続部には直接に第２の電極部が形成されており、前記
第１の接続部と前記第２の接続部との間に所定電圧を印
加すべき第１の電極配線及び第２の電極配線を備えた半
導体記憶装置において、 第１及び第２の前記非熔断性記憶素子を有し、前記第１
の非熔断性記憶素子における前記導電層は第１導電型の
半導体層であり、前記第２の非熔断性記憶素子における
前記導電層は第２導電型の半導体層であり、前記第１及
び第２の非熔断性記憶素子における前記第１の電極部は
前記第１の電極配線に接続され、前記第１及び第２の非
熔断性記憶素子における前記第２の電極部は前記第２の
電極配線に接続されていることを特徴とする半導体記憶
装置。 - （３）請求項第２項に記載の半導体記憶装置において、
前記第１の非熔断性記憶素子における前記第１の接続部
と前記第２の非熔断性記憶素子における前記第１の接続
部とが一体に形成されていることを特徴とする半導体記
憶装置。 - （４）請求項第２項又は第３項に記載の半導体記憶装置
において、前記第１の非熔断性記憶素子における前記第
２の接続部と前記第２の非熔断性記憶素子における前記
第２の接続部とが一体に形成されていることを特徴とす
る半導体記憶装置。 - （５）請求項第１項から第４項までの何れか１項に記載
の半導体記憶装置において、前記高抵抗層は結晶破壊さ
れたＳｉ又はアモルファスＳｉで形成されていることを
特徴とする半導体記憶装置。
Applications Claiming Priority (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31090489 | 1989-11-30 | ||
| JP1-310904 | 1989-11-30 | ||
| JP32760189 | 1989-12-18 | ||
| JP1-327601 | 1989-12-18 | ||
| JP418190 | 1990-01-11 | ||
| JP418290 | 1990-01-11 | ||
| JP2-4182 | 1990-01-11 | ||
| JP2-4181 | 1990-01-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03255662A true JPH03255662A (ja) | 1991-11-14 |
| JP2990783B2 JP2990783B2 (ja) | 1999-12-13 |
Family
ID=27454034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28649190A Expired - Fee Related JP2990783B2 (ja) | 1989-11-30 | 1990-10-24 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5191550A (ja) |
| JP (1) | JP2990783B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114560039A (zh) * | 2020-11-27 | 2022-05-31 | 韩允惠 | 船舶 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5541441A (en) * | 1994-10-06 | 1996-07-30 | Actel Corporation | Metal to metal antifuse |
| US5404029A (en) * | 1990-04-12 | 1995-04-04 | Actel Corporation | Electrically programmable antifuse element |
| US5329153A (en) * | 1992-04-10 | 1994-07-12 | Crosspoint Solutions, Inc. | Antifuse with nonstoichiometric tin layer and method of manufacture thereof |
| US5369054A (en) * | 1993-07-07 | 1994-11-29 | Actel Corporation | Circuits for ESD protection of metal-to-metal antifuses during processing |
| US5498895A (en) * | 1993-07-07 | 1996-03-12 | Actel Corporation | Process ESD protection devices for use with antifuses |
| US5581111A (en) * | 1993-07-07 | 1996-12-03 | Actel Corporation | Dielectric-polysilicon-dielectric antifuse for field programmable logic applications |
| KR960015326B1 (ko) * | 1993-07-26 | 1996-11-07 | 재단법인 한국전자통신연구소 | 프로그램가능한 안티-퓨즈소자(Antifuse element) 및 그 제조방법 |
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