JPH03255662A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH03255662A JPH03255662A JP2286491A JP28649190A JPH03255662A JP H03255662 A JPH03255662 A JP H03255662A JP 2286491 A JP2286491 A JP 2286491A JP 28649190 A JP28649190 A JP 28649190A JP H03255662 A JPH03255662 A JP H03255662A
- Authority
- JP
- Japan
- Prior art keywords
- fusible
- memory element
- voltage
- electrode
- connection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 21
- 238000003860 storage Methods 0.000 claims description 10
- 238000002844 melting Methods 0.000 claims description 7
- 230000008018 melting Effects 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 5
- 230000015556 catabolic process Effects 0.000 abstract description 20
- 230000004927 fusion Effects 0.000 abstract 7
- 239000006185 dispersion Substances 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 38
- 230000004888 barrier function Effects 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 12
- 229910052796 boron Inorganic materials 0.000 description 6
- 239000000758 substrate Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 230000002457 bidirectional effect Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置に関し、特に、所定しきい値
以上の電圧を印加することにより抵抗率を低下させる非
熔断性のヒユーズ(アンタイヒユーズ)の構造に関する
ものである。
以上の電圧を印加することにより抵抗率を低下させる非
熔断性のヒユーズ(アンタイヒユーズ)の構造に関する
ものである。
[従来の技術]
従来、非熔断性ヒユーズとしては、第11図及び第12
図に示すものがある。その製造方法は、半導体基板1上
に形成された酸化膜2aの上に、高濃度に導電型不純物
を含有した多結晶シリコンN3を形成し、この多結晶シ
リコン層3を絶縁保護膜2bで覆う。絶縁保護膜2bに
は、多結晶シリコン層3の両端部に開口部A及びBを設
け、開口部Aには半絶縁性のアモルファスシリコン層4
を形成した後、バリア金属層5aを被着し、この上にA
l電極6aを形成する。一方、開口部Bにはバリア金属
層5bを直接被着し、この上にAj2電極6bを形成す
るようにしている。
図に示すものがある。その製造方法は、半導体基板1上
に形成された酸化膜2aの上に、高濃度に導電型不純物
を含有した多結晶シリコンN3を形成し、この多結晶シ
リコン層3を絶縁保護膜2bで覆う。絶縁保護膜2bに
は、多結晶シリコン層3の両端部に開口部A及びBを設
け、開口部Aには半絶縁性のアモルファスシリコン層4
を形成した後、バリア金属層5aを被着し、この上にA
l電極6aを形成する。一方、開口部Bにはバリア金属
層5bを直接被着し、この上にAj2電極6bを形成す
るようにしている。
このようにして形成した非熔断性ヒユーズの電極6aと
6bとの間に所定のしきい値(以下、プログラム電圧と
いう。)以上の電圧を印加すると、アモルファスシリコ
ン層4に絶縁破壊が生じるとともに、その破壊経路に沿
って多結晶シリコン層3の一部が溶融する。この結果、
−度絶縁破壊が生したヒユーズはその半絶縁性が解消さ
れ、低印加電圧領域から所定の導電率を備えた伝導路が
形成され、抵抗率が低下する。
6bとの間に所定のしきい値(以下、プログラム電圧と
いう。)以上の電圧を印加すると、アモルファスシリコ
ン層4に絶縁破壊が生じるとともに、その破壊経路に沿
って多結晶シリコン層3の一部が溶融する。この結果、
−度絶縁破壊が生したヒユーズはその半絶縁性が解消さ
れ、低印加電圧領域から所定の導電率を備えた伝導路が
形成され、抵抗率が低下する。
しかしながら、上記従来の非熔断性ヒユーズにおいては
、Affi電極6aのAffi電極6bに対する電圧を
正とした場合、第9図のI−■特性に示すように、印加
電圧の符号によって絶縁破壊電圧(第9図の実線から破
線に変化する・の状態に対応する電圧値。)が3V前後
も異なるため、半導体記録装置内に設置する際の非熔断
性ヒユーズの極性によりプログラム電圧が異なる結果、
正確なプログラムの書込みができず、或いは、書込みは
できたとしても、書込み後の抵抗値がばらつくという問
題点があった。この結果、非熔断性ヒユーズは双方向性
のスイッチとして用いることができず、使用に際してそ
の極性を考慮しなければならないので、使用上、極めて
不便であった。
、Affi電極6aのAffi電極6bに対する電圧を
正とした場合、第9図のI−■特性に示すように、印加
電圧の符号によって絶縁破壊電圧(第9図の実線から破
線に変化する・の状態に対応する電圧値。)が3V前後
も異なるため、半導体記録装置内に設置する際の非熔断
性ヒユーズの極性によりプログラム電圧が異なる結果、
正確なプログラムの書込みができず、或いは、書込みは
できたとしても、書込み後の抵抗値がばらつくという問
題点があった。この結果、非熔断性ヒユーズは双方向性
のスイッチとして用いることができず、使用に際してそ
の極性を考慮しなければならないので、使用上、極めて
不便であった。
そこで、本発明は上記問題点を解決するものであり、そ
の課題は、従来の非熔断性ヒユーズの極性を相互に補償
することにより、プログラム電圧の方向性を除去又は削
減し、双方向性を有する非熔断性ヒユーズを提供するこ
とにある。
の課題は、従来の非熔断性ヒユーズの極性を相互に補償
することにより、プログラム電圧の方向性を除去又は削
減し、双方向性を有する非熔断性ヒユーズを提供するこ
とにある。
上記問題点を解決するために、高濃度の不純物を含有し
た導電層と、この導電層上に形成された第1の接続部及
び第2の接続部と、からなる非熔断性記憶素子を有し、
第1の接続部には高抵抗層を介して第1の電極部が形成
され、第2の接続部には直接に第2の電極部が形成され
ており、第1の接続部と第2の接続部との間に所定電圧
を印加すべき第1の電極配線及び第2の電極配線を備え
た半導体記憶装置において、本発明が講じた第1の手段
としては、 第1及び第2の非熔断性記憶素子を設け、第1の非熔断
性記憶素子における第1の接続部と第2の非熔断性記憶
素子における第2の接続部とを第1の電極配線に接続し
、第1の非熔断性記憶素子における第2の接続部と第2
の非熔断性記憶素子における第1の接続部とを第2の電
極配線に接続するものである。
た導電層と、この導電層上に形成された第1の接続部及
び第2の接続部と、からなる非熔断性記憶素子を有し、
第1の接続部には高抵抗層を介して第1の電極部が形成
され、第2の接続部には直接に第2の電極部が形成され
ており、第1の接続部と第2の接続部との間に所定電圧
を印加すべき第1の電極配線及び第2の電極配線を備え
た半導体記憶装置において、本発明が講じた第1の手段
としては、 第1及び第2の非熔断性記憶素子を設け、第1の非熔断
性記憶素子における第1の接続部と第2の非熔断性記憶
素子における第2の接続部とを第1の電極配線に接続し
、第1の非熔断性記憶素子における第2の接続部と第2
の非熔断性記憶素子における第1の接続部とを第2の電
極配線に接続するものである。
また、第2の手段としては、
第1の非熔断性記憶素子における導電層は第1導電型の
半導体層とし、第2の非熔断性記憶素子における導電層
は第2導電型の半導体層とし、第1及び第2の非熔断性
記憶素子における第1の電極部を第1の電極配線に接続
し、第1及び第2の非熔断性記憶素子における第2の電
極部を第2の電極配線に接続するものである。
半導体層とし、第2の非熔断性記憶素子における導電層
は第2導電型の半導体層とし、第1及び第2の非熔断性
記憶素子における第1の電極部を第1の電極配線に接続
し、第1及び第2の非熔断性記憶素子における第2の電
極部を第2の電極配線に接続するものである。
この場合において、第1の非熔断性記憶素子における第
1の接続部と第2の非熔断性記憶素子における第1の接
続部とを一体に形成する場合、第1の非熔断性記憶素子
における第2の接続部と第2t・・11゛熔断性記憶素
子における第2の接続部とを一体に形成する場合、及び
これらの双方をそれぞれ一体に形成する場合がある。
1の接続部と第2の非熔断性記憶素子における第1の接
続部とを一体に形成する場合、第1の非熔断性記憶素子
における第2の接続部と第2t・・11゛熔断性記憶素
子における第2の接続部とを一体に形成する場合、及び
これらの双方をそれぞれ一体に形成する場合がある。
更に、上記の各手段において、高抵抗層を結晶破壊され
たSi又はアモルファスSiで形成する場合があり、第
1及び第2の接続部と第1及び第2の電極配線との間に
バリア金属層を有する場合もある。
たSi又はアモルファスSiで形成する場合があり、第
1及び第2の接続部と第1及び第2の電極配線との間に
バリア金属層を有する場合もある。
(作用〕
まず、第1の手段によれば、第1の非熔断性記憶素子と
第2の非熔断性記憶素子とでは、第1及び第2の接続部
が第1の電極配線と第2の電極配線に対して互いに逆方
向に接続されているので、第1の電極配線と第2の電極
配線との間に印加される電圧の正負に拘わらず、第1の
非熔断性記憶素子に印加される電圧と、第2の非熔断性
記憶素子に印加される電圧とは、相互に逆方向となる。
第2の非熔断性記憶素子とでは、第1及び第2の接続部
が第1の電極配線と第2の電極配線に対して互いに逆方
向に接続されているので、第1の電極配線と第2の電極
配線との間に印加される電圧の正負に拘わらず、第1の
非熔断性記憶素子に印加される電圧と、第2の非熔断性
記憶素子に印加される電圧とは、相互に逆方向となる。
したがって、第1の接続部と第2の接続部の間に印加さ
れる電圧の方向により高抵抗層の絶縁破壊電圧が異なっ
ている場合であっても、この手段では、どちらかの非熔
断性記憶素子において絶縁破壊電圧の低い方向に電圧が
印加されるので、印加電圧の方向に拘わらず、その低い
方向の絶縁破壊電圧が得られることとなる。この結果、
双方向性を備えた非溶断性ヒユーズとして接続方向を考
慮することなく使用することができ、また、絶縁破壊後
における抵抗値のばらつきも抑制することができる。
れる電圧の方向により高抵抗層の絶縁破壊電圧が異なっ
ている場合であっても、この手段では、どちらかの非熔
断性記憶素子において絶縁破壊電圧の低い方向に電圧が
印加されるので、印加電圧の方向に拘わらず、その低い
方向の絶縁破壊電圧が得られることとなる。この結果、
双方向性を備えた非溶断性ヒユーズとして接続方向を考
慮することなく使用することができ、また、絶縁破壊後
における抵抗値のばらつきも抑制することができる。
次に第2の手段によれば、第1の電極配線と第2の電極
配線との間において、第1導電型の半導体層上に形威さ
れた第1の非熔断性記憶素子と、第2導電型の半導体層
上に形威された第2の非熔断性記憶素子を並列に接続し
ている。ところが、第1の接続部と第2の接続部の間に
印加する電圧の方向に対する絶縁破壊電圧の大小は、第
1導電型の半導体層上の高抵抗層と第2導電型の半導体
層上の高抵抗層とでは逆となるので、第1の電極配線と
第2の電極配線との間に何れの方向の電圧を印加した場
合でも、それぞれの非熔断性記憶素子の低い電圧方向の
絶縁破壊電圧値が得られることとなる。ここで、第1の
非熔断性記憶素子における低い電圧方向の絶縁破壊電圧
と第2の非熔断性記憶素子における低い電圧方向の絶縁
破壊電圧の差は、それぞれの非熔断性記憶素子における
印加電圧の方向による絶縁破壊電圧の差よりも大幅に小
さいので、第1の電極配線と第2の電極配線との間に印
加する電圧の正負によるプログラム電圧の差は単一の非
熔断性記憶素子の場合よりも大中畠にイ氏減される。
配線との間において、第1導電型の半導体層上に形威さ
れた第1の非熔断性記憶素子と、第2導電型の半導体層
上に形威された第2の非熔断性記憶素子を並列に接続し
ている。ところが、第1の接続部と第2の接続部の間に
印加する電圧の方向に対する絶縁破壊電圧の大小は、第
1導電型の半導体層上の高抵抗層と第2導電型の半導体
層上の高抵抗層とでは逆となるので、第1の電極配線と
第2の電極配線との間に何れの方向の電圧を印加した場
合でも、それぞれの非熔断性記憶素子の低い電圧方向の
絶縁破壊電圧値が得られることとなる。ここで、第1の
非熔断性記憶素子における低い電圧方向の絶縁破壊電圧
と第2の非熔断性記憶素子における低い電圧方向の絶縁
破壊電圧の差は、それぞれの非熔断性記憶素子における
印加電圧の方向による絶縁破壊電圧の差よりも大幅に小
さいので、第1の電極配線と第2の電極配線との間に印
加する電圧の正負によるプログラム電圧の差は単一の非
熔断性記憶素子の場合よりも大中畠にイ氏減される。
この場合、第1の非熔断性記憶素子における第1の接続
部又は第2の接続部と、第2の非溶断記憶素子における
第1の接続部又は第2の接続部とを一体化して形威する
場合には、並列形成した双方の非溶断性記録素子を一体
化したこととなり、占有面積の削減を図ることができる
。
部又は第2の接続部と、第2の非溶断記憶素子における
第1の接続部又は第2の接続部とを一体化して形威する
場合には、並列形成した双方の非溶断性記録素子を一体
化したこととなり、占有面積の削減を図ることができる
。
(実施例)
次に、図面を参照して本発明の詳細な説明する。
〈第1実施例〉
第1図は本発明に係る非溶断性記憶装置の平面図であり
、第2図は第1図に示すL−L’線に沿って切断した状
態を示す端面図である。これらの図に示すように、半導
体基板1の表面上に酸化膜2aを形威し、この酸化膜2
a上にCVD法によって多結晶シリコン層を堆積し、高
濃度にP(リン)を拡散した後パターニングすることに
より、平行に伸びた2つの導電層11.21を形成する
。
、第2図は第1図に示すL−L’線に沿って切断した状
態を示す端面図である。これらの図に示すように、半導
体基板1の表面上に酸化膜2aを形威し、この酸化膜2
a上にCVD法によって多結晶シリコン層を堆積し、高
濃度にP(リン)を拡散した後パターニングすることに
より、平行に伸びた2つの導電層11.21を形成する
。
この導電層11.21を酸化膜2bで被覆した後に、導
電層11には開口部a及びbを形成し、導電層21には
開口部a′及びb′を形成する。この開口部aと開口部
a′上には、CVD法により厚さ1500Aのアモルフ
ァスシリコン層12゜22を形成し、更にこの上にスパ
ッタリング法により、Ti(チタン)/TiN(チタン
ナイトライド)の2層構造からなるバリア金属層13.
23を形成して第1の接続部A、A’を構成する。
電層11には開口部a及びbを形成し、導電層21には
開口部a′及びb′を形成する。この開口部aと開口部
a′上には、CVD法により厚さ1500Aのアモルフ
ァスシリコン層12゜22を形成し、更にこの上にスパ
ッタリング法により、Ti(チタン)/TiN(チタン
ナイトライド)の2層構造からなるバリア金属層13.
23を形成して第1の接続部A、A’を構成する。
一方、開口部す及び開口部b′上には、直接にバリア金
属層15.25を被着して、第2の接続部B、B’を構
成する。
属層15.25を被着して、第2の接続部B、B’を構
成する。
このようにして非熔断性記憶素子10及び20を形成し
、非熔断性記憶素子10における第1の接続部Aと非熔
断性記憶素子20における第2の接続部B′とをAf電
極配線6aに接続し、非熔断性記憶素子10における第
2の接続部B′と非熔断性記憶素子20における第1の
接続部AとをAf電極配線6bに接続する。
、非熔断性記憶素子10における第1の接続部Aと非熔
断性記憶素子20における第2の接続部B′とをAf電
極配線6aに接続し、非熔断性記憶素子10における第
2の接続部B′と非熔断性記憶素子20における第1の
接続部AとをAf電極配線6bに接続する。
この実施例においては、/l電極配線6aと6bとの間
に電圧を印加すると、例えば、A1電極配線6aが高電
位となる場合には、非熔断性記憶素子10の第1接続部
Aにおいて、アモルファスシリコン層12からn゛型の
多結晶シリコン層1工に向けて正電圧が印加され、一方
、非熔断性記憶素子20の第1接続部A′においては、
アモルファスシリコン層22からn゛型の多結晶シリコ
ン層21に向けて負電圧が印加されていることとなる。
に電圧を印加すると、例えば、A1電極配線6aが高電
位となる場合には、非熔断性記憶素子10の第1接続部
Aにおいて、アモルファスシリコン層12からn゛型の
多結晶シリコン層1工に向けて正電圧が印加され、一方
、非熔断性記憶素子20の第1接続部A′においては、
アモルファスシリコン層22からn゛型の多結晶シリコ
ン層21に向けて負電圧が印加されていることとなる。
このように、印加電圧の正負に拘わらず、第1の接続部
AとA′では、電圧の方向が逆となる。ここで、第10
図に示すように、多結晶シリコン層にドナー不純物を拡
散した場合には、アモルファスシリコン層から多結晶シ
リコン層21に向けた方向の印加電圧に対するプログラ
ム電圧(アモルファスシリコン層の絶縁破壊電圧)+V
。
AとA′では、電圧の方向が逆となる。ここで、第10
図に示すように、多結晶シリコン層にドナー不純物を拡
散した場合には、アモルファスシリコン層から多結晶シ
リコン層21に向けた方向の印加電圧に対するプログラ
ム電圧(アモルファスシリコン層の絶縁破壊電圧)+V
。
は10〜11■、逆方向の印加電圧に対するプログラム
電圧−■、は13〜14■程度となっている。この結果
、単一の非熔断性記憶素子においては、印加電圧の方向
によりプログラム電圧に差が生ずることとなるのに対し
、本実施例では、非熔断性記憶素子10と非熔断性記憶
素子20との印加電圧の方向が必ず逆方向となるので、
印加電圧の方向如何に拘わらず、どちらかの非熔断性記
憶素子のプログラム電圧−vPにおいてアモルファスシ
リコン層12又は22に絶縁破壊が発生し、伝導率が上
昇して書込みが完了する。
電圧−■、は13〜14■程度となっている。この結果
、単一の非熔断性記憶素子においては、印加電圧の方向
によりプログラム電圧に差が生ずることとなるのに対し
、本実施例では、非熔断性記憶素子10と非熔断性記憶
素子20との印加電圧の方向が必ず逆方向となるので、
印加電圧の方向如何に拘わらず、どちらかの非熔断性記
憶素子のプログラム電圧−vPにおいてアモルファスシ
リコン層12又は22に絶縁破壊が発生し、伝導率が上
昇して書込みが完了する。
この実施例においては、印加電圧の方向を変えてもプロ
グラム電圧が等しくなるので、極性を考慮することなく
使用することができ、また、書込み後の抵抗値のばらつ
きも減少する。しかも、印加電圧の方向とは無関係に低
いプログラム電圧−vPが得られるので、マスクROM
等の半導体装置に使用する場合、装置内の素子の耐圧を
高く設定する必要がなくなるという利点がある。
グラム電圧が等しくなるので、極性を考慮することなく
使用することができ、また、書込み後の抵抗値のばらつ
きも減少する。しかも、印加電圧の方向とは無関係に低
いプログラム電圧−vPが得られるので、マスクROM
等の半導体装置に使用する場合、装置内の素子の耐圧を
高く設定する必要がなくなるという利点がある。
この実施例では、n+型の多結晶シリコン層11.21
を形成したが、p゛型の多結晶シリコン層を形成しても
良い。また、アモルファスシリコン層12.22以外に
も結晶破壊したシリコン層その他の半絶縁性層を用いる
ことができる。
を形成したが、p゛型の多結晶シリコン層を形成しても
良い。また、アモルファスシリコン層12.22以外に
も結晶破壊したシリコン層その他の半絶縁性層を用いる
ことができる。
〈第2実施例〉
次に、本発明の第2実施例を説明する。第3図は第2実
施例の平面図であり、第4図は第3図のL−L’線に沿
って切断した状態を示す端面図である。この実施例にお
いては、半導体基板1の上に形成された酸化膜2a上に
多結晶シリコン層31と41を形成し、多結晶シリコン
層31には、Pを拡散し、多結晶シリコン層41にはB
(硼素)を拡散して、それぞれn゛型の多結晶シリコン
層3Lp”型の多結晶シリコン層41とする。
施例の平面図であり、第4図は第3図のL−L’線に沿
って切断した状態を示す端面図である。この実施例にお
いては、半導体基板1の上に形成された酸化膜2a上に
多結晶シリコン層31と41を形成し、多結晶シリコン
層31には、Pを拡散し、多結晶シリコン層41にはB
(硼素)を拡散して、それぞれn゛型の多結晶シリコン
層3Lp”型の多結晶シリコン層41とする。
この多結晶シリコン層31及び41上に酸化膜2bを形
成し、多結晶シリコン層31上の酸化膜2bに開口部a
、bを形成し、多結晶シリコン層41上の酸化膜2bに
開口部al 、 b lを形成する。開ロ部a、a’
上には、アモルファスシリコン層32.42を形成し、
この上に第1実施例と同様のバリア金属層33.43を
形成して、第1の接続部A、A’を構成する。一方、開
口部bb′上には、直接にバリア金属Jii35.45
を形成して第2の接続部B、B’を構成する。これらの
第1の接続部A、A’には、A1電極配線6aを接続し
、第2の接続部B、B’には、AI2電極配線6bを接
続する。
成し、多結晶シリコン層31上の酸化膜2bに開口部a
、bを形成し、多結晶シリコン層41上の酸化膜2bに
開口部al 、 b lを形成する。開ロ部a、a’
上には、アモルファスシリコン層32.42を形成し、
この上に第1実施例と同様のバリア金属層33.43を
形成して、第1の接続部A、A’を構成する。一方、開
口部bb′上には、直接にバリア金属Jii35.45
を形成して第2の接続部B、B’を構成する。これらの
第1の接続部A、A’には、A1電極配線6aを接続し
、第2の接続部B、B’には、AI2電極配線6bを接
続する。
この実施例では、n゛型の多結晶シリコン層31、第1
の接続部A及び第2の接続部Bからなる非熔断性記憶素
子30と、p゛型の多結晶シリコン層41、第1の接続
部A′及び第2の接続部B′からなる非熔断性記憶素子
40とが、Af電極配線6aと6bとの間に、並列同方
向に接続されている。したがって、電圧もこれらの非熔
断性記憶素子30.40に同方向に印加されることとな
る。ところが、第10図に示すように、n゛型の多結晶
シリコン層を備えた非熔断性記憶素子ではプログラム電
圧+V、は−■、よりも低いのに対し、P゛型の多結晶
シリコン層41を備えた非熔断性記憶素子においては、
+VPと一■、の値の大小は逆転する。この結果、非熔
断性記憶素子30のプログラム電圧+V、と非熔断性記
憶素子40のプログラム電圧−VPとの差はほとんどな
くなる。本実施例では、Af電極配線6a側が高電位と
なった場合には、非熔断性記憶素子30のプログラム電
圧+V、でアモルファスシリコン層32が絶縁破壊し、
Al電極配線6b側が高電位となった場合には、非熔断
性記憶素子40のプログラム電圧−V、でアモルファス
シリコンN42が絶縁破壊する。したがって、どちらの
方向に電圧が印加された場合でも、非熔断性記憶素子3
0のプログラム電圧+V、と非熔断性記憶素子40のプ
ログラム電圧−■、のいずれかで書込みが完了し、単一
の非熔断性記憶素子の場合と較べて、印加電圧の方向に
対するプログラム電圧の差が縮小される。
の接続部A及び第2の接続部Bからなる非熔断性記憶素
子30と、p゛型の多結晶シリコン層41、第1の接続
部A′及び第2の接続部B′からなる非熔断性記憶素子
40とが、Af電極配線6aと6bとの間に、並列同方
向に接続されている。したがって、電圧もこれらの非熔
断性記憶素子30.40に同方向に印加されることとな
る。ところが、第10図に示すように、n゛型の多結晶
シリコン層を備えた非熔断性記憶素子ではプログラム電
圧+V、は−■、よりも低いのに対し、P゛型の多結晶
シリコン層41を備えた非熔断性記憶素子においては、
+VPと一■、の値の大小は逆転する。この結果、非熔
断性記憶素子30のプログラム電圧+V、と非熔断性記
憶素子40のプログラム電圧−VPとの差はほとんどな
くなる。本実施例では、Af電極配線6a側が高電位と
なった場合には、非熔断性記憶素子30のプログラム電
圧+V、でアモルファスシリコン層32が絶縁破壊し、
Al電極配線6b側が高電位となった場合には、非熔断
性記憶素子40のプログラム電圧−V、でアモルファス
シリコンN42が絶縁破壊する。したがって、どちらの
方向に電圧が印加された場合でも、非熔断性記憶素子3
0のプログラム電圧+V、と非熔断性記憶素子40のプ
ログラム電圧−■、のいずれかで書込みが完了し、単一
の非熔断性記憶素子の場合と較べて、印加電圧の方向に
対するプログラム電圧の差が縮小される。
〈第3実施例〉
次に、本発明の第3実施例を説明する。この実施例は、
第5図及び第6図に示すように、多結晶シリコン層50
と60が接した状態で形成されており、多結晶シリコン
層51はPがドープされてn゛型となっており、多結晶
シリコン層61はBがドープされてp゛型となっている
。この多結晶シリコン層50上には、酸化膜2bの開口
部aが設けられ、アモルファスシリコン層52とバリア
金属層53が積層された第1の接続部Aが構成されてお
り、多結晶シリコン層60上には酸化膜2bの開口部a
′が設けられ、アモルファスシリコン層62とバリア金
属層63が積層された第1の接続部A′が形成されてい
る。そして、多結晶シリコン層51と多結晶シリコン層
61の接触部分には、両者に跨がるようにして開口部C
が設けられ、この上にバリア金属層54が被着されて第
2の接続部Cが構成されている。第1の接続部A及びA
′上にはAl電極配線7aが接続され、第2の接続部C
上にはAf電極配線7bが接続されている。
第5図及び第6図に示すように、多結晶シリコン層50
と60が接した状態で形成されており、多結晶シリコン
層51はPがドープされてn゛型となっており、多結晶
シリコン層61はBがドープされてp゛型となっている
。この多結晶シリコン層50上には、酸化膜2bの開口
部aが設けられ、アモルファスシリコン層52とバリア
金属層53が積層された第1の接続部Aが構成されてお
り、多結晶シリコン層60上には酸化膜2bの開口部a
′が設けられ、アモルファスシリコン層62とバリア金
属層63が積層された第1の接続部A′が形成されてい
る。そして、多結晶シリコン層51と多結晶シリコン層
61の接触部分には、両者に跨がるようにして開口部C
が設けられ、この上にバリア金属層54が被着されて第
2の接続部Cが構成されている。第1の接続部A及びA
′上にはAl電極配線7aが接続され、第2の接続部C
上にはAf電極配線7bが接続されている。
この実施例においても、第2実施例と同様に逆導電型の
多結晶シリコン層51.61上に形成された2つの非熔
断性記憶素子50.60が形成され、これらが142電
極配線7aと7b間に並列に接続されているので、第2
実施例と同一の効果を奏する。本実施例では更に、第2
の接続部Cが非熔断性記憶素子50と60において一体
化されているので、素子の占有面積が縮小され、半導体
記憶装置の集積度の向上を図ることができる。
多結晶シリコン層51.61上に形成された2つの非熔
断性記憶素子50.60が形成され、これらが142電
極配線7aと7b間に並列に接続されているので、第2
実施例と同一の効果を奏する。本実施例では更に、第2
の接続部Cが非熔断性記憶素子50と60において一体
化されているので、素子の占有面積が縮小され、半導体
記憶装置の集積度の向上を図ることができる。
〈第4実施例〉
最後に、本発明の第4実施例を説明する。第7図は第4
実施例の平面図であり、第8図は第7図のL−L’線に
沿って切断した状態を示す端面図である。この実施例で
は、第2実施例、第3実施例と同様に、n゛型の多結晶
シリコン層71及びp゛型の多結晶シリコン層81が酸
化膜2a上に形成されているが、これらの多結晶シリコ
ン層71.81は側面が相互に接触しており、その接触
面上に酸化JII2bの開口部a、bが形成されている
。開口部a上にはアモルファスシリコン層72とバリア
金属層73が積層されて第1の接続部Aが構成されてお
り、この上にA/2電極配線8aが接続されている。ま
た、開口部す上には、直接にバリア金属層75が被着さ
れて第2の接続部Bを構成しており、この上にAf電極
配線8bが接続されている。ここに、n゛型の多結晶シ
リコン層71J:に非熔断性記憶素子70が配置され、
p゛型の多結晶シリコン層81上に非熔断性記憶素子8
0が配置されている。
実施例の平面図であり、第8図は第7図のL−L’線に
沿って切断した状態を示す端面図である。この実施例で
は、第2実施例、第3実施例と同様に、n゛型の多結晶
シリコン層71及びp゛型の多結晶シリコン層81が酸
化膜2a上に形成されているが、これらの多結晶シリコ
ン層71.81は側面が相互に接触しており、その接触
面上に酸化JII2bの開口部a、bが形成されている
。開口部a上にはアモルファスシリコン層72とバリア
金属層73が積層されて第1の接続部Aが構成されてお
り、この上にA/2電極配線8aが接続されている。ま
た、開口部す上には、直接にバリア金属層75が被着さ
れて第2の接続部Bを構成しており、この上にAf電極
配線8bが接続されている。ここに、n゛型の多結晶シ
リコン層71J:に非熔断性記憶素子70が配置され、
p゛型の多結晶シリコン層81上に非熔断性記憶素子8
0が配置されている。
本実施例においては、第3実施例と同様に非熔断性記憶
素子70と80における第1の接続部Aが一体的に形成
されており、これに加えて、第2の接続部Bも両者共通
の構造となっている。したがって、第3実施例よりも更
に素子の占有面積の縮小を図ることができ、装置の集積
化に寄与することができる。
素子70と80における第1の接続部Aが一体的に形成
されており、これに加えて、第2の接続部Bも両者共通
の構造となっている。したがって、第3実施例よりも更
に素子の占有面積の縮小を図ることができ、装置の集積
化に寄与することができる。
これまで説明した各実施例においては、2&[lの非熔
断性記憶素子を設置していたが、3組以上の非熔肋性記
憶素子を組み合わせて、上記のように双方向性を満たす
装置としても良い。
断性記憶素子を設置していたが、3組以上の非熔肋性記
憶素子を組み合わせて、上記のように双方向性を満たす
装置としても良い。
また、本実施例では、アモルファスシリコンをCVD法
で形成したが、スパッタリング法によって形成してもよ
い。更には、多結晶シリコンを蒸着後、Ar等のイオン
打ち込みにより結晶破壊したSiを用いてもよい。
で形成したが、スパッタリング法によって形成してもよ
い。更には、多結晶シリコンを蒸着後、Ar等のイオン
打ち込みにより結晶破壊したSiを用いてもよい。
以上説明したように、本発明は、逆特性をもつ2組の非
熔断性記憶素子を接続することにより、絶縁破壊電圧の
電圧印加の極性依存性を解消する構造としたことに特徴
を有するものであるので、以下の効果を奏する。
熔断性記憶素子を接続することにより、絶縁破壊電圧の
電圧印加の極性依存性を解消する構造としたことに特徴
を有するものであるので、以下の効果を奏する。
■ 印加電圧の方向を変えても同−又は差の少ないプロ
グラム電圧をもつことにより、接続方向を考慮すること
なく回路内に接続することが可能となり使用上便利にな
る上に、書込み完了後の抵抗値のばらつきも減少する。
グラム電圧をもつことにより、接続方向を考慮すること
なく回路内に接続することが可能となり使用上便利にな
る上に、書込み完了後の抵抗値のばらつきも減少する。
■ 第1の接続部又は第2の接続部を一体化して形成し
た場合には、素子の占有面積を縮小することができ、記
憶装置の集積度の向上を図ることができる。
た場合には、素子の占有面積を縮小することができ、記
憶装置の集積度の向上を図ることができる。
第1図は本発明の非熔断性記憶装置の第1実施例の構造
を示す平面図である。 第2図は第1図のL−L’綿に沿って切断した状態を示
す端面図である。 第3図は本発明の非熔断性記憶装置の第2実施例の構造
を示す平面図である。 第4図は第3図のL−L’線に沿って切断した状態を示
す端面図である。 第5図は本発明の非熔断性記憶装置の第3実施例の構造
を示す平面図である。 第6図は第5図のL−L’線に沿って切断した状態を示
す端面図である。 第7図は本発明の非熔断性記憶装置の第4実施例の構造
を示す平面図である。 第8図は第7図のL−L’線に沿って切断した状態を示
す端面図である。 第9図は非熔断性記憶装置の電流電圧特性を示すグラフ
である。 第10図はn゛型型数散層はP゛型核拡散層上形成され
た接続部のプログラム電圧を示すグラフ図である。 第11図は従来の非熔断性記憶装置の構造を示す平面図
である。 第12図は第11図のL−L’線に沿って切断した状態
を示す端面図である。 2a、2b・・・酸化膜 6a、6b、7a、7b、8a、Bb−=Al電極配線 10.20,30,40,50,60,70.80・・
・非熔断性記憶素子 11.21,31,51.71・・・n0型の多結晶シ
リコン層 41.61.81・・・p4型の多結晶シリコン層12
.22,32,42.52,62.72・・・アモルフ
ァスシリコン層 A、A’・・・第1の接続部 B、B’、C・・・第2の接続部。 以上 出 願 人 セイコーエプソン株式会社代 理 人
弁理士 山 1) 稔 〔符号の説明〕 l・・・半導体装置 第1図 第2図 第5図 7JA6図 第3図 第4図 第8図 第9図 第10図 第11図 菜12図
を示す平面図である。 第2図は第1図のL−L’綿に沿って切断した状態を示
す端面図である。 第3図は本発明の非熔断性記憶装置の第2実施例の構造
を示す平面図である。 第4図は第3図のL−L’線に沿って切断した状態を示
す端面図である。 第5図は本発明の非熔断性記憶装置の第3実施例の構造
を示す平面図である。 第6図は第5図のL−L’線に沿って切断した状態を示
す端面図である。 第7図は本発明の非熔断性記憶装置の第4実施例の構造
を示す平面図である。 第8図は第7図のL−L’線に沿って切断した状態を示
す端面図である。 第9図は非熔断性記憶装置の電流電圧特性を示すグラフ
である。 第10図はn゛型型数散層はP゛型核拡散層上形成され
た接続部のプログラム電圧を示すグラフ図である。 第11図は従来の非熔断性記憶装置の構造を示す平面図
である。 第12図は第11図のL−L’線に沿って切断した状態
を示す端面図である。 2a、2b・・・酸化膜 6a、6b、7a、7b、8a、Bb−=Al電極配線 10.20,30,40,50,60,70.80・・
・非熔断性記憶素子 11.21,31,51.71・・・n0型の多結晶シ
リコン層 41.61.81・・・p4型の多結晶シリコン層12
.22,32,42.52,62.72・・・アモルフ
ァスシリコン層 A、A’・・・第1の接続部 B、B’、C・・・第2の接続部。 以上 出 願 人 セイコーエプソン株式会社代 理 人
弁理士 山 1) 稔 〔符号の説明〕 l・・・半導体装置 第1図 第2図 第5図 7JA6図 第3図 第4図 第8図 第9図 第10図 第11図 菜12図
Claims (5)
- (1)高濃度の不純物を含有した導電層と、該導電層上
に形成された第1の接続部及び第2の接続部と、からな
る非熔断性記憶素子を備えており、該第1の接続部には
高抵抗層を介して第1の電極部が形成され、前記第2の
接続部には直接に第2の電極部が形成されており、前記
第1の接続部と前記第2の接続部との間に所定電圧を印
加すべき第1の電極配線及び第2の電極配線を備えた半
導体記憶装置において、 第1及び第2の前記非熔断性記憶素子を有し、第1の非
熔断性記憶素子における第1の接続部と第2の非熔断性
記憶素子における第2の接続部とを前記第1の電極配線
に接続し、前記第1の非熔断性記憶素子における第2の
接続部と前記第2の非熔断性記憶素子における第1の接
続部とが前記第2の電極配線に接続されていることを特
徴とする半導体記憶装置。 - (2)高濃度の不純物を含有した導電層と、該導電層上
に形成された第1の接続部及び第2の接続部と、からな
る非熔断性記憶素子を備えており、該第1の接続部には
高抵抗層を介して第1の電極部が形成され、前記第2の
接続部には直接に第2の電極部が形成されており、前記
第1の接続部と前記第2の接続部との間に所定電圧を印
加すべき第1の電極配線及び第2の電極配線を備えた半
導体記憶装置において、 第1及び第2の前記非熔断性記憶素子を有し、前記第1
の非熔断性記憶素子における前記導電層は第1導電型の
半導体層であり、前記第2の非熔断性記憶素子における
前記導電層は第2導電型の半導体層であり、前記第1及
び第2の非熔断性記憶素子における前記第1の電極部は
前記第1の電極配線に接続され、前記第1及び第2の非
熔断性記憶素子における前記第2の電極部は前記第2の
電極配線に接続されていることを特徴とする半導体記憶
装置。 - (3)請求項第2項に記載の半導体記憶装置において、
前記第1の非熔断性記憶素子における前記第1の接続部
と前記第2の非熔断性記憶素子における前記第1の接続
部とが一体に形成されていることを特徴とする半導体記
憶装置。 - (4)請求項第2項又は第3項に記載の半導体記憶装置
において、前記第1の非熔断性記憶素子における前記第
2の接続部と前記第2の非熔断性記憶素子における前記
第2の接続部とが一体に形成されていることを特徴とす
る半導体記憶装置。 - (5)請求項第1項から第4項までの何れか1項に記載
の半導体記憶装置において、前記高抵抗層は結晶破壊さ
れたSi又はアモルファスSiで形成されていることを
特徴とする半導体記憶装置。
Applications Claiming Priority (8)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31090489 | 1989-11-30 | ||
JP1-310904 | 1989-11-30 | ||
JP32760189 | 1989-12-18 | ||
JP1-327601 | 1989-12-18 | ||
JP418190 | 1990-01-11 | ||
JP418290 | 1990-01-11 | ||
JP2-4182 | 1990-01-11 | ||
JP2-4181 | 1990-01-11 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03255662A true JPH03255662A (ja) | 1991-11-14 |
JP2990783B2 JP2990783B2 (ja) | 1999-12-13 |
Family
ID=27454034
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP28649190A Expired - Fee Related JP2990783B2 (ja) | 1989-11-30 | 1990-10-24 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5191550A (ja) |
JP (1) | JP2990783B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114560039A (zh) * | 2020-11-27 | 2022-05-31 | 韩允惠 | 船舶 |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5541441A (en) * | 1994-10-06 | 1996-07-30 | Actel Corporation | Metal to metal antifuse |
US5404029A (en) * | 1990-04-12 | 1995-04-04 | Actel Corporation | Electrically programmable antifuse element |
US5329153A (en) * | 1992-04-10 | 1994-07-12 | Crosspoint Solutions, Inc. | Antifuse with nonstoichiometric tin layer and method of manufacture thereof |
US5369054A (en) * | 1993-07-07 | 1994-11-29 | Actel Corporation | Circuits for ESD protection of metal-to-metal antifuses during processing |
US5498895A (en) * | 1993-07-07 | 1996-03-12 | Actel Corporation | Process ESD protection devices for use with antifuses |
US5581111A (en) * | 1993-07-07 | 1996-12-03 | Actel Corporation | Dielectric-polysilicon-dielectric antifuse for field programmable logic applications |
KR960015326B1 (ko) * | 1993-07-26 | 1996-11-07 | 재단법인 한국전자통신연구소 | 프로그램가능한 안티-퓨즈소자(Antifuse element) 및 그 제조방법 |
US5856234A (en) * | 1993-09-14 | 1999-01-05 | Actel Corporation | Method of fabricating an antifuse |
US5485031A (en) * | 1993-11-22 | 1996-01-16 | Actel Corporation | Antifuse structure suitable for VLSI application |
US5633189A (en) * | 1994-08-01 | 1997-05-27 | Actel Corporation | Method of making metal to metal antifuse |
US5592016A (en) * | 1995-04-14 | 1997-01-07 | Actel Corporation | Antifuse with improved antifuse material |
US5841723A (en) * | 1996-05-28 | 1998-11-24 | Micron Technology, Inc. | Method and apparatus for programming anti-fuses using an isolated well programming circuit |
US5896041A (en) * | 1996-05-28 | 1999-04-20 | Micron Technology, Inc. | Method and apparatus for programming anti-fuses using internally generated programming voltage |
US6069064A (en) | 1996-08-26 | 2000-05-30 | Micron Technology, Inc. | Method for forming a junctionless antifuse |
US5909049A (en) | 1997-02-11 | 1999-06-01 | Actel Corporation | Antifuse programmed PROM cell |
US6643159B2 (en) * | 2002-04-02 | 2003-11-04 | Hewlett-Packard Development Company, L.P. | Cubic memory array |
US7508694B2 (en) * | 2006-09-27 | 2009-03-24 | Novelics, Llc | One-time-programmable memory |
WO2017117663A1 (en) * | 2016-01-08 | 2017-07-13 | Sidense Corp. | Puf value generation using an anti-fuse memory array |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59105354A (ja) * | 1982-12-09 | 1984-06-18 | Toshiba Corp | 半導体装置 |
US4569121A (en) * | 1983-03-07 | 1986-02-11 | Signetics Corporation | Method of fabricating a programmable read-only memory cell incorporating an antifuse utilizing deposition of amorphous semiconductor layer |
USRE33261E (en) * | 1984-07-03 | 1990-07-10 | Texas Instruments, Incorporated | Trench capacitor for high density dynamic RAM |
US4748490A (en) * | 1985-08-01 | 1988-05-31 | Texas Instruments Incorporated | Deep polysilicon emitter antifuse memory cell |
US4914055A (en) * | 1989-08-24 | 1990-04-03 | Advanced Micro Devices, Inc. | Semiconductor antifuse structure and method |
-
1990
- 1990-10-24 JP JP28649190A patent/JP2990783B2/ja not_active Expired - Fee Related
- 1990-11-30 US US07/621,297 patent/US5191550A/en not_active Expired - Lifetime
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114560039A (zh) * | 2020-11-27 | 2022-05-31 | 韩允惠 | 船舶 |
CN114560039B (zh) * | 2020-11-27 | 2024-03-22 | 韩允惠 | 船舶 |
Also Published As
Publication number | Publication date |
---|---|
US5191550A (en) | 1993-03-02 |
JP2990783B2 (ja) | 1999-12-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH03255662A (ja) | 半導体記憶装置 | |
US5083184A (en) | Capacitance device | |
US5189594A (en) | Capacitor in a semiconductor integrated circuit and non-volatile memory using same | |
US3980505A (en) | Process of making a filament-type memory semiconductor device | |
EP0520448A1 (en) | Panel having thin film element formed thereon | |
US20070176264A1 (en) | Resistive random access memory device including an amorphous solid electrolyte layer | |
KR920000383B1 (ko) | 반도체 스태틱 랜덤 억세스 메모리장치 | |
NL8104834A (nl) | Programmeerbare cel. | |
GB1572674A (en) | Semiconductor memory devices | |
EP2006912B1 (en) | Memory element array comprising a switching element with a nanogap and a tunnel element | |
US20050274966A1 (en) | Fuse and write method for fuse | |
US4754318A (en) | Semiconductor device | |
JP2013026459A (ja) | 不揮発性抵抗変化素子 | |
US5818080A (en) | Semiconductor memory device including a memory cell region of six transistors | |
GB2095902A (en) | Integrated semiconductor resistors | |
JPH0419711B2 (ja) | ||
KR100195683B1 (ko) | 소프트 에러 억제 저항 부하형 sram 셀 | |
EP0436323B1 (en) | Semiconductor memories | |
US6469363B1 (en) | Integrated circuit fuse, with focusing of current | |
JP2002541681A (ja) | 薄膜コンデンサ素子 | |
JPS62219559A (ja) | 半導体集積回路装置 | |
JPH0332228B2 (ja) | ||
US20220293852A1 (en) | Semiconductor device and method of forming a semiconductor device | |
US6118170A (en) | Resistance element having flexing portion and its manufacturing method | |
JP2763877B2 (ja) | 半導体集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081015 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091015 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |