JPH03246743A - Inter-processor communication system - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、マルチプロセッサシステムにおいて任意のプ
ロセッサ間で通信を行うプロセッサ間通信方式に関する
。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Field of Industrial Application) The present invention relates to an inter-processor communication method for communicating between arbitrary processors in a multiprocessor system.
（従来の技術）
第４図は２台のプロセッサで構成されるマルチプロセッ
サシステムにおいてプロセッサ間の通信を行う従来のプ
ロセッサ間通信方式の構成を示すブロック図である。同
図においては、第１のプロセッサ（ＣＰＵＩ ）１１１
および第２のプロセッサ（ＣＰＵ２）２１１がシステム
バス（ｓＢＵ５）１４０を介して互いに通信し得るよう
に接続されている。(Prior Art) FIG. 4 is a block diagram showing the configuration of a conventional inter-processor communication system for communicating between processors in a multiprocessor system composed of two processors. In the figure, a first processor (CPUI) 111
and a second processor (CPU2) 211 are connected to each other via a system bus (sBU5) 140 so as to be able to communicate with each other.
第１のプロセッサ（ＣＰＵ１．）１１１は、第１の中央
制御部（ＭＰＵＩ）１．１２と、第１のプロセッサ（Ｃ
ＰＵ ｔ ） １．１．１の内部バスである第１のチッ
プバス（ＣＢＵＳ １． ＋ １．１３と、該第１のチ
ップバス（ＣＢＵＳ １． ） １１３およびシステム
バス（ＳＢＵＳ）１．４０の間でバスを接続制御する第
１のバス変換制御部（ＢＣＩ）１１５と、プロセッサ間
の通信用の第１のプロセッサ間通信用制御部＜ＰＣＴＬ
Ｉ ）１１．４とから構成されている。該第１のプロセ
ッサ間通信制御部（ＰＣＴＬｌ、 ＞ １．１．４は、
送信するコマンドを保持する第１の送信コマンド用レジ
スタ（ＣＭＤＳＲＩ ）１２２と、該第１の送信コマン
ド用レジスタ（ＣＭＤＳＲＩ）１２２からコマンドを取
り出し送信するための第１−のコマンド取り出し制御部
（Ｃ３Ｒ８］ ） １．２１と、前記第１の送信コマン
ド用レジスタ（ＣＭＤＳＲＩ ）１．２２にコマンドを
書き込むための第１のコマンド書き込み制御部（Ｃ３Ｒ
Ｗ１）１２３と、送信したコマンドが正常に終了したか
否かを示し、正常終了時にはｒＱ、に設定され、異常終
了時にはｒｌ、に設定される第１のフラグ（ＥＮＤＦＩ
）１２５と、該第１のフラグ（ＥＮＤＦＩ）１２５から
読み出すための第１の読み出し制御部（ＥＦＲＩ ）１
２４と、前記第１の送信コマンド用レジスタ（ＣＭＤＳ
ＲＩ ）１２２にフラグを書き込むための第１のフラグ
書き込み制御部（ＥＦＷＩ ）１２６と、受信したコマ
ンドを保持する第１の受信コマンド用レジスタ（ＣＭＤ
ＲＲＩ）１．２８と、該第１の受信コマンド用レジスタ
（ＣＭＤＲＲＩ ）１２８からコマンドを読み出すため
の第１のコマンド読み出し制御部（ＣＲＲＲＩ ）１２
７と、前記第１の受信コマンド用レジスタ（ＣＭＤＲＲ
Ｉ ）１２８にコマンドを書き込むための第１のコマン
ド書き込み制御部（ＣＲＲＷＩ ）１２９とから構成さ
れている。The first processor (CPU1.) 111 includes a first central control unit (MPUI) 1.12 and a first processor (CPU1.
The first chip bus (CBUS 1. + 1.13, which is the internal bus of PU t ) 1.1.1, and the first chip bus (CBUS 1. A first bus conversion control unit (BCI) 115 for controlling the connection of a bus between the processors, and a first inter-processor communication control unit for communication between the processors <PCTL
I) 11.4. The first inter-processor communication control unit (PCTLl, > 1.1.4,
A first transmission command register (CMDSRI) 122 that holds a command to be transmitted, and a first command extraction control unit (C3R8) that extracts and transmits a command from the first transmission command register (CMDSRI) 122. ) 1.21 and a first command write control unit (C3R) for writing a command to the first transmission command register (CMDSRI) 1.22.
W1) 123 and the first flag (ENDFI), which indicates whether the transmitted command ended normally, is set to rQ when it ends normally, and is set to rl when it ends abnormally.
) 125 and a first read control unit (EFRI) 1 for reading from the first flag (ENDFI) 125.
24, and the first transmission command register (CMDS
A first flag write control unit (EFWI) 126 for writing flags to the RI) 122, and a first received command register (CMD) for holding received commands.
RRI) 1.28 and a first command read control unit (CRRRI) 12 for reading commands from the first received command register (CMDRRI) 128.
7, and the first receive command register (CMDRR
I) 128, a first command write control unit (CRRWI) 129 for writing commands.
第２のプロセッサ（ＣＰＵ２）２１１は、第１のプロセ
ッサ（ＣＰＵＩ ）１１１と同じように構成され、第１
のプロセッサ（ＣＰＵＩ）１１１において百番代で始ま
る各構成要素の符号か第２のプロセッサ（ＣＰＵ２）２
１１において２百番代で始まる同じ符号で示され、また
ＣＰＵＩ等のように記号の最後に付く数字も第１のプロ
セッサ（ＣＰＵＩ）１１１における構成要素が「１」で
あるのに対して、第２のプロセッサ（ＣＰＵ２）２１１
においては「２」となっている点が異なるものである。The second processor (CPU2) 211 is configured in the same way as the first processor (CPUI) 111, and
The code of each component starting with 100 in the processor (CPUI) 111 or the second processor (CPU2) 2
11 are indicated by the same code starting with the 200s, and the number appended to the end of the symbol, such as CPUI, is also "1" for the component in the first processor (CPUI) 111, while 2 processor (CPU2) 211
The difference is that it is ``2''.
第５図は第４図におけるプロセッサ間通信のバスＪユの
信号の流り、を示す図であるが、次に第５図を参照して
第１のプロセッサ（ＣＰＵＩ）１１１から第２のプロセ
ッサ（ＣＰＵ２ ）２１１に通信を行う場合の動作を説
明する。なお、第５図において、細い実線で示す矢印は
バスアクセス信号を示し、点線の矢印はバスアクセス完
了信号を示し、太線はデータを示し、またハツチングを
施した部分はバス保留中を示す。FIG. 5 is a diagram showing the flow of signals on bus JU for inter-processor communication in FIG. 4. Next, referring to FIG. (CPU2) The operation when communicating with 211 will be explained. In FIG. 5, thin solid arrows indicate bus access signals, dotted arrows indicate bus access completion signals, thick lines indicate data, and hatched areas indicate bus pending.
第５図のステップ１において、第１の中央制御部（ＭＰ
ＵＩ）１１２が■で示すように第１のチップバス（ＣＢ
ＵＳＩ）１１３を確保１１、「１」で示すように第１の
プロセッサ間通信用制御部（ＰＣＴＬＩ）１１４の第１
のコマンド書き込み制御部（Ｃ８ＲＷＩ ）１２３を介
して第１の送信コマンド用レジスタ（ＣＭＤＳＲＩ ）
１２２にプロセッサ開通信のコマンドを書き込み、第１
のプロセッサ間通信用制御部（ＰＣＴＬＩ）１１４に対
しプロセッサ間通信の実行を指示する。コマンド書き込
みか終了すると、（Ａ＞に示すように第１のプロセッサ
間通信用制御部（ＰＣＴＬＩ）ＩＩ４は第１の中央側＃
部（ＭＰＵＩ）１１２にバスアクセスの完了を通知し、
第１のチップバス（ＣＢＵＳＩ）１１３を解放する。In step 1 of FIG. 5, the first central control unit (MP
The first chip bus (CB
USI) 113 is secured 11, and the first inter-processor communication control unit (PCTLI) 114 is secured as indicated by "1".
The first transmission command register (CMDSRI) is sent via the command write control unit (C8RWI) 123 of
Write a processor open communication command to 122, and
The controller instructs the processor-to-processor communication control unit (PCTLI) 114 to execute the processor-to-processor communication. When the command writing is completed, as shown in (A>), the first inter-processor communication control unit (PCTLI) II4 connects the first central side #
unit (MPUI) 112 of completion of bus access,
Release the first chip bus (CBUSI) 113.
次にステップ２において、第１のプロセッサ間通信用制
御部（ＰＣＴＬＩ）１１４が■に示すように第１のチッ
プバス（ＣＢＵＳＩ）１１３を確保し、「２」で示すよ
うに第１のバス変換制御部（ＢＣＩ）１１５に第１の送
信コマンド用レジスタ（ＣＭＤＳＲＩ ）１２２の内容
を転送し、第２のプロセッサ（ＣＰＵ２＞２１１とのプ
ロセッサ間通信を指示する。以降、第１のチップバス（
ＣＢＵＳＩ）１１３は第１のプロセッサ間通信用制御部
（ＰＣＴＬＩ）１１４が保留する。Next, in step 2, the first inter-processor communication control unit (PCTLI) 114 secures the first chip bus (CBUSI) 113 as shown in ■, and performs the first bus conversion as shown in "2". The contents of the first transmission command register (CMDSRI) 122 are transferred to the control unit (BCI) 115, and the inter-processor communication with the second processor (CPU2>211 is instructed).
CBUSI) 113 is reserved by the first inter-processor communication control unit (PCTLI) 114.
ステップ３においては、第１のバス変換制御部（ＢＣＩ
）１１５か■で示すようにシステムバス（ＳＢｔＪＳ）
１４０を確保し、「３」で示すように第２のバス変換制
御部（ＢＯ２＞２１５に対しコマンドを転送し、（Ｂ）
で示すように第２のバス変換制御部（ＢＯ２＞２１５か
らのバスアクセスの完了を受信し、システムバス（ＳＢ
ＵＳ）１４０を解放する。In step 3, the first bus conversion control unit (BCI
) 115 or the system bus (SBtJS) as shown by ■.
140 and transfers the command to the second bus conversion control unit (BO2>215 as indicated by "3", (B)
As shown in , the second bus conversion control unit (BO2>215) receives the bus access completion and converts the system bus (SB
Release US) 140.
更に、ステップ４においては、第２のバス変換制御部（
ＢＣ２＋２１５か■で示すように第２のチップバス（Ｃ
ＢＵＳ２＞２１３を確保し、「４」で示すように第２の
プロセッサ間通信用制御部（ＰＣＴＬ２）２１４の第２
のコマンド書き込み制御部（ＣＲＲＷ２）２２９を介し
第２の受信コマンド用レジスタ（ＣＭＤＲＲ２）２２８
にコマンドを書き込む、コマンドの書き込みか終了する
と、第２のバス変換制御部（ＢＯ２＞２１５は（Ｃ）で
示すように第２のプロセッサ間通信用制御部（ＰＣＴＬ
２）２１４からのバスアクセスの完了を受信し、第２の
チップバス（ＣＢＵＳ２）２１３を解放する。コマンド
書き込みが不可能な場合には、第２のバス変換制御部（
ＢＯ２）２１５は（Ｃ）で示すように第２のプロセッサ
間通信用制御部（ＰＣＴＬ２ ）２１４からのバスアク
セスの異常完了を受信し、第２のチップバス（ＣＢＵＳ
２）２１３を解放する。Furthermore, in step 4, the second bus conversion control unit (
BC2+215 or the second chip bus (C
BUS2>213 is ensured, and the second inter-processor communication control unit (PCTL2) 214 is
The second received command register (CMDRR2) 228 via the command write control unit (CRRW2) 229 of
When the writing of the command is completed, the second bus conversion control unit (BO2>215 is written to the second inter-processor communication control unit (PCTL) as shown in (C)).
2) Receive completion of bus access from 214 and release second chip bus (CBUS2) 213; If command writing is not possible, the second bus conversion control unit (
As shown in (C), the BO2) 215 receives the abnormal completion of bus access from the second inter-processor communication control unit (PCTL2) 214, and transfers the bus access to the second chip bus (CBUS).
2) Release 213.
ステップ５においては、第２のバス変換制御部（ＢＯ２
）２１５か■で示すようにシステムバス（ＳＢＵＳ）１
４０を確保し、「５」で示すように第１のバス変換制御
部（ＢＣＩ）１１５に対しコマンドの書き込みか正常に
終了（（Ｃ）か正常完了時）したか否（（Ｃ）が異常完
了時）かのアンサを転送し、（Ｄ）で示すように第１の
バス変換制御部（ＢＣＩ）１１５からのバスアクセスの
完了を受信し、システムバス（ＳＢＵＳ）１４０を解放
する。In step 5, the second bus conversion control unit (BO2
)215 or the system bus (SBUS) 1 as shown by ■.
40 is secured, and as shown by "5", whether the command was written to the first bus conversion control unit (BCI) 115 or not ((C) or normal completion) or not ((C) is abnormal) Upon completion), the system bus (SBUS) 140 is released after receiving the bus access completion from the first bus conversion control unit (BCI) 115 as shown in (D).
ステップ６においては、（Ｅ）で示すように第１のバス
変換制御部（ＢＣＩ）１１５は「５」で示すアンサに応
じて第１のプロセッサ間通信用制御部（ＰＣＴＬＩ ）
１１４にバスアクセスの正常／異常完了を通知する。第
１のプロセ・ンサ間通信用制御部（ＰＣＴＬＩ）１１４
はこのバスアクセス完了信号を受信して、第１のチップ
バス（ＣＢＵＳＩ）１１３を解放する。第１のプロセッ
サ間通信用制御部（ＰＣＴＬＩ）１１４では、第１のフ
ラグ書き込み制御部（ＥＦＷＩ ）１２６を介し、プロ
セッサ間通信か正常に終了した場合には、第１のフラグ
（ＥＭＤＦＩ）１２５に「０」 （正常終了フラグ）を
書き込み、異常終了をした場合には、「１」 （＃常終
了フラグ）を書き込む。In step 6, as shown in (E), the first bus conversion control unit (BCI) 115 converts the first inter-processor communication control unit (PCTLI) in response to the answer shown in "5".
114 of normal/abnormal completion of bus access. First processor-sensor communication control unit (PCTLI) 114
receives this bus access completion signal and releases the first chip bus (CBUSI) 113. The first inter-processor communication control unit (PCTLI) 114 writes the first flag (EMDFI) 125 via the first flag write control unit (EFWI) 126 when the inter-processor communication has ended normally. Write "0" (normal end flag), and if it ends abnormally, write "1"(#normal end flag).
第６図はバス変換制御部におけるプロセ・ソサ間通信時
の動作を示すフローチャートであり、第６図（ａ）はチ
ップバス（ＣＢＵＳＩ、２）１１３２１３からバス変換
制御部（ＢＣＩ、２）１１５゜２１５にアクセスかある
場合のフローチャートであり、また第６図（ｂ）はシス
テムバス（ＳＢＵＳ）１４０からバス変換制御部（ＢＣ
Ｉ、２）１１５ ２１５にアクセスかある場合のフロー
チャートである。FIG. 6 is a flowchart showing the operation of the bus conversion control unit during communication between the processor and the processor. 6(b) is a flowchart when access is made to the bus conversion control unit (BCUS) 215 from the system bus (SBUS) 140.
I, 2) 115 This is a flowchart when there is an access to 215.
ます、第６図＜ａ）を参照してチップバス（ＣＢＵＳＩ
、２）１１３，２１３からバス変換制御部（ＢＣＩ、２
＞１１５，２１５にアクセスがある場合について説明す
る。First, with reference to Figure 6<a), set up the chip bus (CBUSI).
, 2) 113, 213 to bus conversion control unit (BCI, 2)
A case where access is made to >115 and 215 will be explained.
チップバス（ＣＢＵＳＩ、２）１１３，２１３からバス
変換制御部（ＢＣＩ、２）１１５，２１５にアクセスが
あると、チップバス（ＣＢＵＳＩ。When the chip bus (CBUSI, 2) 113, 213 accesses the bus conversion control unit (BCI, 2) 115, 215, the chip bus (CBUSI, 2) 113, 213 accesses the chip bus (CBUSI, 2) 115, 215.
２）１１３，２１３からコマンドデータを受信しくステ
ップ５１０）、システムバス（ＳＢＵＳ）１４０を確保
する（ステップ５２０）、相手のバス変換制御部（ＢＯ
２，１１）２１５，１１５にコマンドデータを転送しく
ステップ５３０）、相手のバス変換制御部（ＢＯ２，１
）２１５，１１５からバスアクセス完了信号を待ち（ス
テップ５４０）、システムバス（ＳＢＵＳ）１４０を解
放する（ステップ５５０）、相手のバス変換制御部（Ｂ
Ｏ２，１）２１５，１１５からアンサデータを待ち（ス
テップ５６０）、相手のバス変換制御部（ＢＯ２，１１
）２１５，１１５に対し、バスアクセス完了信号を送出
しくステップ５７０）、システムバス（ＳＢＵＳ）１４
０に対し、バスアクセス完了信号を送出する（ステップ
５８０）。2) Receive command data from the SBUS 113, 213 (Step 510), secure the system bus (SBUS) 140 (Step 520),
2, 11) Transfer the command data to 215, 115. Step 530)
) 215, 115 (step 540), and releases the system bus (SBUS) 140 (step 550).
Waits for answer data from the other party's bus conversion control unit (BO2, 11) (step 560).
) 215, 115 (step 570), the system bus (SBUS) 14
0, a bus access completion signal is sent (step 580).
次に、第６図＜ｂ＞を参照してシステムバス（ＳＢ［Ｊ
Ｓ）１４０からバス変換制御部（ＢＣｌ２）１１５，２
１５にアクセスがある場合について説明する２
システムバス（ＳＢＵＳ）１．４０からバス変換制御部
（ＢＣｌ、、２）１１５．２１５にアクセスがあると、
コマンドデータを受信しくステップ６１０）、相手のバ
ス変換制御部（１３Ｃ２，１，）２］、５，１．１５に
バスアクセス完了信号を送出しくステップ６２０）、チ
ップバス（ＣＢＵＳＩ２）１．ｉ、３，２１３を確保す
る（ステップ６３ｏ）。そり、から、プロセッサ間通信
用制御部（Ｐ Ｃ’ＵＬ１．，２）１１４．２１４にコ
マンドデータを転送しくステップ６４０）、プロセッサ
間通信用制御部（ＰＣＴＬｌ、２）１１４，２１４から
バスアクセス完了信号を待ち（ステップ６５０）、チッ
プバス（ＣＢＵＳＩ、２）１１．３．２１３を解放しく
ステップ６６０） 、システムバス（ＳＢＵＳ）１４０
を確保する（ステップ６７０）、プロセッサ間通信用制
御部（ＰＣＴＬＩ、２）１１４２１４から正常終了を受
信した場合には、ステップ６９０に進み、相手のバス変
換制御部（ＢＯ２゜１）２１５．１１５に正常終了のア
ンサデータを転送し、またステップ６８０においてプロ
セッサ間通信用制御部（ＰＣＴＬｌ、２）１１４ ２１
４から異常終了を受信した場合には、ステップ７００に
進み、相手のバス変換制御部（ＢＯ２，１）２１５．１
１５に異常終了のアンサデータを転送する６相手のバス
変換制御部（ＢＯ２，１＞２１５．１１５からバスアク
セス完了信号を待ち（ステップ７１０）、システムバス
（ＣＢＵＳ）１４０を解放する（ステップ７２０）。Next, referring to FIG. 6 <b>, the system bus (SB[J
S) 140 to bus conversion control unit (BCl2) 115,2
We will explain the case where there is an access to 15.2 When there is an access from the system bus (SBUS) 1.40 to the bus conversion control unit (BCl, 2) 115.215,
Receive the command data (step 610), send a bus access completion signal to the other party's bus conversion control unit (13C2, 1,) 2], 5, 1.15 (step 620), chip bus (CBUSI2) 1. i,3,213 is secured (step 63o). Then, the command data is transferred to the inter-processor communication control unit (PCTL1., 2) 114, 214 (Step 640), and the bus access from the inter-processor communication control unit (PCTL1, 2) 114, 214 is completed. Wait for signal (step 650), release chip bus (CBUSI, 2) 11.3.213 (step 660), system bus (SBUS) 140
(step 670), and if a normal completion is received from the interprocessor communication control unit (PCTLI, 2) 114214, the process advances to step 690, and the process is transferred to the other party's bus conversion control unit (BO2゜1) 215.115. The answer data of normal completion is transferred, and in step 680, the inter-processor communication control unit (PCTLl, 2) 114 21
If an abnormal end is received from the other party's bus conversion control unit (BO2, 1) 215.1, the process proceeds to step 700.
Waits for a bus access completion signal from the other party's bus conversion control unit (BO2, 1>215.115) (step 710), and releases the system bus (CBUS) 140 (step 720). .
（発明か解決しようとする課題）
」ユ述したように、インタロツタ方式のチップバスを経
由した従来のプロセッサ間通信では、チップバスの特性
上、コマンドに対する応答は応答信号と正常か否かを伝
える信号によるたけで、相手のプロセッサの状態に応じ
た複数の種類の応答（ρ１えは、通信バッファフル、プ
ロセッサ停止中、バス障害等）を返信することかできな
いという問題かある。(Invention or Problem to be Solved) As mentioned above, in conventional communication between processors via an interrotter type chip bus, due to the characteristics of the chip bus, responses to commands do not communicate normality or normality with response signals. There is a problem in that it is not possible to send back multiple types of responses depending on the state of the other party's processor (for example, communication buffer full, processor stopped, bus failure, etc.) depending on the signal.
また、コマンドを発行してからアンサを受信するまでの
期間、送信側プロセッサのチップバスは保留されたまま
で使用不可能となり、チップバス上の装置がチップバス
を利用した他の処理を行うことかできないという問題が
ある。Also, during the period from issuing a command to receiving an answer, the chip bus of the sending processor remains suspended and becomes unavailable, making it difficult for devices on the chip bus to perform other processing using the chip bus. The problem is that it can't be done.
更に、受信側のプロセッサは、アンサ転送時にシステム
バスが確保できない場合には、システムバスか確保でき
るまで待ち合わせ状態となり、他の処理を行うことがで
きないという問題がある。Furthermore, if a system bus cannot be secured at the time of answer transfer, the receiving processor enters a waiting state until the system bus can be secured, and is unable to perform other processing.
本発明は、上記に鑑みてなされたもので、その目的とす
るところは、相手プロセッサの状態に応じて複数の応答
を可能とするとともに、プロセッサの使用効率を向上す
ることかできるプロセッサ間通信方式を提供することに
ある。The present invention has been made in view of the above, and its purpose is to provide an inter-processor communication method that enables multiple responses depending on the state of the other processor and improves processor usage efficiency. Our goal is to provide the following.
（課題を解決するための手段）
上記目的を達成するため、本発明のプロセッサ間通信方
式は、マルチプロセッサシステムでプロセッサ内バスで
あるチップバスにおいてはコマンドの送信と該コマンド
に対するアンサの受信を連続したバス制御動作で行うイ
ンタロック方式を使用し、プロセッサ間のバスであるシ
ステムバスにおいてはコマンドの送信と該コマンドに対
するアンサの受信をコマンドを送信した後に一度バスを
解放し、別のバス制御動作を行うスプリット方式を使用
し、チップバスとシステムバスの間にバス変換回路およ
びチップバス上にプロセッサ間通信回路を有し、任意の
プロセッサ間で通信を行うプロセッサ間通信方式であっ
て、前記バス変換回路かチップバスからのプロセッサ間
通信によるバスアクセスを受信した時点においてチップ
バスにアクセス完了を返信し、チップバスを解放するチ
ップバス解放手段と、前記プロセッサ間通信回路に設け
られ、受信コマンドに対するアンサを複数保持するアン
サ保持手段と、コマンド受信時にアクセス完了を返信し
、チップバスを解放するとともに、アンサを作成し、前
記アンサ保持手段に登録するアンサ登録手段と、前記ア
ンサ保持手段がらアンサを取り出して送信する送信手段
とを有することを要旨とする。(Means for Solving the Problems) In order to achieve the above object, the inter-processor communication method of the present invention continuously transmits commands and receives answers to the commands on a chip bus that is an intra-processor bus in a multiprocessor system. An interlock system is used to perform bus control operations using an interlock system, which is a bus between processors. After sending a command and receiving an answer to the command, the bus is released and another bus control operation is performed. An inter-processor communication method that uses a split method to perform communication between arbitrary processors, has a bus conversion circuit between a chip bus and a system bus, and an inter-processor communication circuit on the chip bus, and chip bus release means for returning access completion to the chip bus and releasing the chip bus at the time when the conversion circuit receives a bus access via inter-processor communication from the chip bus; an answer holding means for holding a plurality of answers; an answer registration means for returning an access completion upon receiving a command to release a chip bus; and creating an answer and registering it in the answer holding means; The gist is to have a transmitting means for extracting and transmitting the data.
（作用）
本発明のプロセッサ間通信方式では、チップバスからの
プロセッサ間通信によるバスアクセスを受信した時点で
チップバスにアクセス完了を返信してチップバスを解放
し、プロセッサ間通信回路に設けたアンサ保持手段で受
信コマンドに対するアンサを複数保持し、コマンド受信
時にアクセス完了を返信し、チップバスを解放するとと
もに、アンサを作成し、送信アンサ保持手段に登録し、
該送信アンサ保持手段がらアンサを取り出し送信してい
る。(Function) In the inter-processor communication method of the present invention, when a bus access via inter-processor communication is received from the chip bus, an access completion message is returned to the chip bus and the chip bus is released. The holding means holds a plurality of answers to the received command, returns access completion when the command is received, releases the chip bus, creates an answer, and registers it in the sending answer holding means,
The answer is taken out from the transmission answer holding means and transmitted.
（実施例） 以下、図面を用いて本発明の詳細な説明する。(Example) Hereinafter, the present invention will be explained in detail using the drawings.
第１図は本発明の一実施例に係わるプロセッサ間通信方
式の構成を示すブロック図である。同図に示すプロセッ
サ間通信方式は、２台のプロセッサと両者間を接続する
共通バスから構成されるマルチプロセッサシステムに適
用されである。同図において、第１のプロセッサ（ＣＰ
ＵＩ）１０および第２のプロセッサ（ＣＰＵ２）２０は
システムバス（ＳＢＵＳ）３０を介して互いに通信し得
るように接続されている。FIG. 1 is a block diagram showing the configuration of an inter-processor communication system according to an embodiment of the present invention. The inter-processor communication system shown in the figure is applied to a multiprocessor system consisting of two processors and a common bus connecting them. In the figure, a first processor (CP
The UI) 10 and the second processor (CPU2) 20 are connected via a system bus (SBUS) 30 so that they can communicate with each other.
第１のプロセッサ（ＣＰＵＩ）１０は、第１の中央制御
部（ＭＰＵＩ）１０１と、該第１のプロセッサ（ＣＰＵ
Ｉ）１０の内部バスである第１のチップバス（ＣＢＵＳ
Ｉ）１０３と、該第１のチップバス（ＣＢＵＳＩ）１０
３およびシステムバス（ＳＢＵＳ）３０の間でバスを接
続制御する第１のバス制御部（ＸＢＣＩ）１０５と、プ
ロセッサ間の通信のための第１のプロセッサ間通信用制
御部（ＰＣＴＬＩ）１０４とから構成されている。A first processor (CPUI) 10 includes a first central control unit (MPUI) 101 and a
I) The first chip bus (CBUS), which is an internal bus of 10
I) 103 and the first chip bus (CBUSI) 10
3 and the system bus (SBUS) 30, and a first inter-processor communication control unit (PCTLI) 104 for communication between processors. It is configured.
該第１のプロセッサ間通信用制御部（ＰＣＴＬＩ）１０
４は、送信コマンドを複数保持する第１の送信コマンド
保持キュー（ＣＭＤＳＱＩ ）１４２と、該第１の送信
コマンド保持キュー（ＣＭＤＳＱＩ）１４２からコマン
ドを取り出し送信するための第１のコマンド取り出し制
御部（Ｃ３ＱＳＩ）１４１と、第１の送信コマンド保持
キュー（ＣＭＤＳＱｌ）１４２にコマンドを書き込むた
めの第１のコマンドｚき込み制御部（Ｃ３ＱＷＩ ’）
１４３と、送信コマンドに対し受信したアンサを複数保
持する第１の受信アンサ保持キュー（ＡＮＳＲＱＩ）１
４５と、該第１の受信アンサ保持キュー（ＡＮＳＲＱＩ
）１４５からアンサを読み出すための第１のアンサ読み
出し制御部（ＡＲＱＲＩ ）１４４と、第１の受信アン
サ保持キュー（ＡＮＳＲＱＩ）１４５にアンサを書き込
むための第２のアンサ書き込み制御部（ＡＲＱＷＩ）１
４６と、受信したコマンドを複数保持する第１の受信コ
マンド保持キュー（ＣＭＤＲＱＩ）１４８と、第１の受
信コマンド保持キュー（ＣＭＤＲＱＩ’）１４８からア
ンサを読み出すための第１のアンサ読み出し制御部（Ｃ
ＲＱＲＩ ）１４７と、第１の受信コマンド保持キュー
（ＣＭＤＲＱｌ ）１４８にアンサを書き込むための第
１のアンサ書き込み制御部（ＣＲＱＷＩ）１４９と、受
信コマンドに対し送信するアンサを複数保持する第１の
送信アンサ保持キュー （ＡＮＳＳＱＩ ）１５１と、
該第１の送信アンサ保持キュー（ＡＮＳＳＱＩ ＞１５
１からアンサを読み出すための第１のアンサ読み出し制
御部（ＡＳＱＲＩ ）１５０と、第１の送信アンサ保持
キュー（ＡＮＳＳＱＩ ）１５１にアンサを書き込むた
めの第１のアンサ書き込み制御部（ＡＳＱＷｌ）１５２
とから構成されている。The first inter-processor communication control unit (PCTLI) 10
4 includes a first transmission command holding queue (CMDSQI) 142 that holds a plurality of transmission commands, and a first command extraction control unit (142) for extracting and transmitting commands from the first transmission command holding queue (CMDSQI) 142. C3QSI) 141 and a first command write control unit (C3QWI') for writing commands to the first transmission command holding queue (CMDSQl) 142.
143, and a first received answer holding queue (ANSRQI) 1 that holds a plurality of answers received in response to a sending command.
45, and the first received answer holding queue (ANSRQI
) 145 for reading the answer, and a second answer writing control unit (ARQWI) 1 for writing the answer to the first received answer holding queue (ANSRQI) 145.
46, a first received command holding queue (CMDRQI) 148 that holds a plurality of received commands, and a first answer reading control unit (C
RQRI) 147, a first answer write control unit (CRQWI) 149 for writing an answer to a first received command holding queue (CMDRQl) 148, and a first transmitter that holds a plurality of answers to be sent in response to a received command. An answer holding queue (ANSSQI) 151,
The first transmission answer holding queue (ANSSQI > 15
a first answer read control unit (ASQRI) 150 for reading answers from 1; and a first answer write control unit (ASQWl) 152 for writing answers to a first transmission answer holding queue (ANSSQI) 151;
It is composed of.
第２のプロセッサ（ＣＰＵ２）２０は、第１のプロセッ
サ（ＣＰＵＩ）１０と同じように構成され、第１のプロ
セッサ（ＣＰＵＩ）１０において百番代で始まる各構成
要素の符号か第２のプロセッサ（ＣＰＵ２）２０におい
て２百番代で始まる同じ符号で示され、またＣＰＵＩ等
のように記号の最後に付く数字も第１のプロセッサ（Ｃ
ＰＵＩ）１０における構成要素が「１」であるのに対し
て、第２のプロセッサ（ＣＰＵ２＞２０においては「２
」となっている点が異なるものである。The second processor (CPU2) 20 is configured in the same way as the first processor (CPUI) 10, and the second processor (CPU2) 20 has the same configuration as the first processor (CPUI) 10. CPU 2) 20 is indicated by the same code starting with the 200s, and the number at the end of the symbol, such as CPUI, is also indicated by the first processor (C
While the component in the PUI) 10 is "1", the component in the second processor (CPU2>20) is "2".
” is different.
第２図は第１図におけるプロセッサ間通信のバス上の信
号の流れを示す図であるが、次に第２図を参照して第１
のプロセッサ（ＣＰＵＩ）１０から第２のプロセッサ（
ＣＰＵ２＞２０に通信を行う場合の動作を説明する。な
お、第２図において、細い実線で示す矢印はバスアクセ
ス信号を示し、点線の矢印はバスアクセス完了信号を示
し、太線はデータを示し、またハツチングを施した部分
はバス保留中を示す。FIG. 2 is a diagram showing the flow of signals on the bus for inter-processor communication in FIG. 1.
processor (CPUI) 10 to the second processor (
The operation when communicating with CPU2>20 will be explained. In FIG. 2, thin solid arrows indicate bus access signals, dotted arrows indicate bus access completion signals, thick lines indicate data, and hatched areas indicate bus pending.
第２図のステップ１において、第１の中央制御部（ＭＰ
ＵＩ＞１０１か■で示すように第１のチップバス（ＣＢ
ＵＳＩ）１０３を確保し、「１」で示すように第１のプ
ロセッサ間通信用制御部（ＰＣＴＬＩ）１０４の第１の
コマンド書き込み制御部（Ｃ３ＱＷＩ ）１４３を介し
第１の送信コマンド保持キュー（ＣＭＤＳＱＩ ）１４
２にプロセッサ間通信のコマンドを書き込み、第１のプ
ロセッサ間通信用制御部（ＰＣＴＬＩ ）１０４に対し
プロセッサ間通信の実行を指示する。コマンド書き込み
か終了すると、（Ａ）で示すように第１のプロセッサ間
通信用制御部（ＰＣＴＬＩ ）１０４は第１の中央制御
部（ＭＰＵＩ ＞１０１にバスアクセスの完了を通知し
、第１のチップバス（ＣＢＵＳＩ）１０Ｂを解放する。In step 1 of FIG. 2, the first central control unit (MP
If UI>101 or ■ indicates, the first chip bus (CB
USI) 103, and writes the first transmission command holding queue (CMDSQI) via the first command write control unit (C3QWI) 143 of the first inter-processor communication control unit (PCTLI) 104 as indicated by “1”. )14
2, and instructs the first inter-processor communication control unit (PCTLI) 104 to execute inter-processor communication. When the command writing is completed, the first inter-processor communication control unit (PCTLI) 104 notifies the first central control unit (MPUI>101) of the completion of bus access, as shown in (A), and the first chip Release bus (CBUSI) 10B.
次にステップ２において、第１のプロセッサ間通信用制
御部（ＰＣＴＬＩ）１０４が■に示すように第１のチッ
プバス（ＣＢＵＳＩ）１０３を確保し、「２」で示すよ
うに第１のバス制御部（ＸＢＣＩ）１０５に第１の送信
コマンド保持キュー（ＣＭＤＳＱＩ ）１４２の内容を
転送し、第１のプロセッサ（ＣＰＵ１．）１０とのプロ
セッサ間通信を指示し、（Ｂ）で示すように第１のバス
制御部（ＸＢＣＩ）１０５からのバスアクセスの完了を
受信し、第１のチップバス（ＣＢＵＳ １ ） １０３
を解放する。Next, in step 2, the first inter-processor communication control unit (PCTLI) 104 secures the first chip bus (CBUSI) 103 as shown in ■, and performs first bus control as shown in "2". The contents of the first transmission command holding queue (CMDSQI) 142 are transferred to the CPU 105 (XBCI) 105, and inter-processor communication with the first processor (CPU1.) 10 is instructed. The first chip bus (CBUS 1 ) 103 receives the completion of bus access from the bus control unit (XBCI) 105 of the
to release.
ステップ３においては、第１のバス制御部（ＸＢＣＩ）
１０５が■で示すようにシステムバス（ＳＢＵＳ）３０
を確保し、「３」で示すように第２のバス制御部（ＸＢ
Ｃ２）２０５に対しコマンドを転送し、（Ｃ）で示すよ
うに第２のバス制御部（ＸＢＣ２）２０５からのバスア
クセスの完了を受信し、システムバス（ＳＢＵＳ）３０
を解放する。In step 3, the first bus control unit (XBCI)
105 is the system bus (SBUS) 30 as shown by ■.
The second bus control unit (XB
C2) Transfers the command to the system bus (SBUS) 205, receives the completion of bus access from the second bus control unit (XBC2) 205 as shown in (C), and transfers the command to the system bus (SBUS) 30.
to release.
更に、ステップ４において、第２のバス制御部（ＸＢＣ
２）２０５か■で示すように第２のチップバス（ＣＢＵ
Ｓ２）２０３を確保し、「４」で示すように第２のプロ
セッサ間通信用制御部（ＰＣ”［Ｌ２）２０４の第２の
アンサ書き込み制御部（ＣＲＱＷ２＞２４９を介し第２
の受信コマンド保持キュー（ＣＭＤＲＱ２）２４８にコ
マンドを書き込む、コマンドの書き込みか終了すると、
第２のバス制御部（ＸＢＣ２）２０５は（Ｄ）で示すよ
うに第２のプロセッサ間通信用制御部（ＰＣ１’Ｌ２）
２０４からのバスアクセスの完了を受信し、第２のチッ
プバス（ＣＢＵＳ２）２０３を解放する。第２の１０セ
ッサ間通信用制御部（ＰＣＴＬ２）２０４はコマンド受
信時に第２のプロセッサ（ＣＰＵ２）２０の状態に応じ
たアンサコードを生成し、第２の送信アンサ保持キュー
（ＡＮＳＳＱ２）２５１に登録する。Furthermore, in step 4, the second bus control unit (XBC
2) The second chip bus (CBU) as shown by 205 or ■
S2) 203 is secured and the second answer write control unit (CRQW2>249 is
Writes a command to the received command holding queue (CMDRQ2) 248. When the writing of the command is completed,
The second bus control unit (XBC2) 205 is connected to the second inter-processor communication control unit (PC1'L2) as shown in (D).
204 and releases the second chip bus (CBUS2) 203. The second 10 processor communication control unit (PCTL2) 204 generates an answer code according to the state of the second processor (CPU2) 20 when receiving the command, and registers it in the second transmission answer holding queue (ANSSQ2) 251. do.
また、ステップ５において、第２のプロセッサ間通信用
制御部（ＰＣＴＬ２）２０４か■で示すように第２のチ
ップバス（ＣＢＵＳ２）２０３を確保し、ｒ５」で示す
ように第２の送信アンサ保持キュー（ＡＮＳＳＱ２ ）
２５１内のアンサを第２のバス制御部（ＸＢＣ２）２０
５に対し転送し、（Ｅ）で示すように第２のプロセッサ
間通信用制御部（ＰＣＴＬ２＞２０４からのバスアクセ
スの完了を受信し、第２のチップバス（ＣＢＵＳ２）２
０３を解放する。In addition, in step 5, the second inter-processor communication control unit (PCTL2) 204 secures the second chip bus (CBUS2) 203 as shown by ■, and holds the second transmission answer as shown by r5. Queue (ANSSQ2)
251 to the second bus control unit (XBC2) 20
As shown in (E), the completion of bus access is received from the second inter-processor communication control unit (PCTL2>204), and the second chip bus (CBUS2)
Release 03.
ステップ６において、第２のバス制御部（ＸＢＣ２＞２
０５が■で示すようにシステムバス（ＳＢｕｓ）３０を
確保し、「６」で示すように第１のバス制御部（ＸＢＣ
Ｉ）１０５に対しアンサを転送し、（Ｆ）で示すように
第１のバス制御部（ＸＢＣＩ）１０５からのバスアクセ
スの完了を受信し、システムバス（ＳＢＵＳ）３０を解
放する。In step 6, the second bus control unit (XBC2>2
05 secures the system bus (SBus) 30 as shown by ■, and connects the first bus control unit (XBC) as shown by "6".
I) Transfer the answer to the XBCI 105, receive the completion of bus access from the first bus control unit (XBCI) 105 as shown in (F), and release the system bus (SBUS) 30.
更に、ステップ７において、第１のバス制御部（ＸＢＣ
Ｉ）１０５か■で示すように第１のチップバス（ＣＢＵ
Ｓｌ）１０３を確保し、「７」で示すように第１のプロ
セッサ間通信用制御部（ＰＣＴＬＩ）１０４の第２のア
ンサ書き込み制御部（ＡＲＱＷＩ ＞ １４６を介し第
１の受信アンサ保持キュー（ＡＮＳＲＱＩ ）１４５に
アンサを書き込み、（Ｇ）で示すように第１のプロセッ
サ間通信用制御部（ＰＣＴＬＩ ）１０４からのバスア
クセスの完了を受信し、第１のチップバス（ＣＢＵＳｌ
）１０３を解放する６
第３図はハス制御部（ＸＢＣＩ、２＞１０５２０５にお
けるプロセッサ間通信時の動作を示すフローチャートで
あり、第３図（ａ）はチップバス（ＣＢＵＳＩ、２）１
０３，２０３からバス制御部（ＸＢＣＩ、２）１０５．
２０５にアクセスがある場合のフローチャートであり、
また第３図（ｂ）はシステムバス（ＳＢＵＳ＞３０から
バス制御部（ＸＢＣＩ、２）１０５，２０５にアクセス
かある場合のフローチャートである。Furthermore, in step 7, the first bus control unit (XBC
I) The first chip bus (CBU) as shown by 105 or ■
Sl) 103 is secured and the first received answer holding queue (ANSRQI ) 145, receives the completion of bus access from the first inter-processor communication control unit (PCTLI) 104 as shown in (G), and writes the answer to the first chip bus (CBUSl) 145.
) 103 6 FIG. 3 is a flowchart showing the operation during inter-processor communication in the bus control unit (XBCI, 2>105205), and FIG.
03,203 to bus control unit (XBCI, 2) 105.
205 is a flowchart when access is made,
Further, FIG. 3(b) is a flowchart when the bus control unit (XBCI, 2) 105, 205 is accessed from the system bus (SBUS>30).
ます、第３図（ａ）を参照してチップバス（ＣＢＵＳＩ
、２）１０３，２０３からバス制御部（ＸＢＣｌ、２）
１０５，２０５にアクセスかある場合について説明する
。First, with reference to Figure 3(a), set up the chip bus (CBUSI).
, 2) From 103, 203 to the bus control unit (XBCl, 2)
A case where there is access to 105 and 205 will be explained.
チップバス（ＣＢＵＳｌ、２）１０３，２０３からバス
制御部（ＸＢＣｌ、２）１０５ ２０５にアクセスかあ
ると、チップバス（ＣＢＵＳＩ。When the chip bus (CBUSl, 2) 103, 203 accesses the bus control unit (XBCl, 2) 105, 205, the chip bus (CBUSI, 2) is accessed.
２）１０３，２０３からコマンドまたはアンサデータを
受信しくステップ３１０）、チップバス（ＣＢＵＳＩ、
２）１０３，２０３に対し、バスアクセス完了信号を送
出しくステップ３２０〉、システムバス（ＳＢＵＳ）３
０を確保する（ステップ３３０）、相手のバス制御部（
ＸＢＣ２１）２０５．１０５にコマンドまたはアンサデ
ータを転送しくステップ３４０）、相手のバス制御部（
ＸＢＣ２，１）２０５，１０５からバスアクセス完了信
号を待ち（ステップ３５０）、システムバス（ＳＢＵＳ
）３０を解放する（ステップ３６０）。2) Receive command or answer data from 103, 203 (step 310), chip bus (CBUSI,
2) Send a bus access completion signal to 103 and 203 (step 320), system bus (SBUS) 3
0 (step 330), the other party's bus control unit (
Step 340) to transfer the command or answer data to XBC21) 205.105, the other party's bus control unit (
Waits for a bus access completion signal from XBC2, 1) 205, 105 (step 350), and then
) 30 (step 360).
次に、第３図（ｂ）を参照してシステムバス（ＳＢＵＳ
）３０からバス制御部（ＸＢＣＩ、２）１０５．２０５
にアクセスかある場合について説明する。Next, referring to FIG. 3(b), the system bus (SBUS)
) 30 to bus control unit (XBCI, 2) 105.205
We will explain the case where there is access to .
システムバス（ＳＢＵＳ＞３０からバス制御部（ＸＢＣ
ｌ、２）１０５，２０５にアクセスかあると、コマンド
またはアンサデータを受信しくステップ４１０）、相手
のバス制御部（ＸＢＣ２１）２０５．１０５にバスアク
セス完了信号を送出しくステップ４２０）、チップバス
（ＣＢＵＳｌ、２＞１０３，２０３を確保する（ステッ
プ４３０）。プロセッサ間通信用制御部（ＰＣＴＬＩ。From the system bus (SBUS>30 to the bus control unit (XBC)
l, 2) When access is made to 105, 205, the command or answer data is received (step 410), the bus access completion signal is sent to the other party's bus control unit (XBC21) 205, 105 (step 420), the chip bus ( Secure CBUS1, 2>103,203 (step 430).Interprocessor communication control unit (PCTLI).
２）１０４，２０４にコマンドまたはアンサデータを転
送しくステップ４４０） 、プロセッサ間通信用制御部
（ＰＣＴＬＩ、２）１０４，２０４からバスアクセス完
了信号を待ち（ステップ４５０）、チップバス（ＣＢＵ
ＳＩ、２）１０３，２０３を解放する（ステップ４６０
）。2) Transfer the command or answer data to 104, 204 (step 440), wait for a bus access completion signal from interprocessor communication control unit (PCTLI) 2) 104, 204 (step 450),
SI, 2) Release 103, 203 (step 460
).
なお、上記実施例では、プロセッサか２台の場合につい
て説明したが、これに限定されるものでなく、３台以上
でも同様に適用できるものであることは勿論である。In the above embodiment, the case where there are two processors has been described, but the present invention is not limited to this, and it goes without saying that the present invention can be similarly applied to three or more processors.
以上説明したように、本発明によれば、チップバスから
のプロセッサ間通信によるバスアクセスを受信した時点
でチップバスにアクセス完了を返信してチップバスを解
放し、プロセッサ間通信回路に設けたアンサ保持手段で
受信コマンドに対するアンサを複数保持し、コマンド受
信時にアクセス完了を返信し、チップバスを解放すると
ともに、アンサを作成し、送信アンサ保持手段に登録し
、該送信アンサ保持手段からアンサを取り出し送信して
いるので、プロセッサ間通信において送信側のプロセッ
サに対し受信側のプロセッサの状態に応じた複数種類の
応答を行うことかできるとともに、また送信側のプロセ
ッサはコマンドを送信した時点でチップバスを解放でき
るため、チップバスのスループットを向上し、プロセッ
サの使用効率を向上することができる。更に、受信側の
プロセッサはアンサをアンサ送信キューに登録した時点
でアンサの送信を終了しなくても、次の処理を実行する
ことができる。As explained above, according to the present invention, when a bus access via inter-processor communication is received from the chip bus, an access completion message is returned to the chip bus to release the chip bus, and an answer signal provided in the inter-processor communication circuit is The holding means holds a plurality of answers to the received command, returns access completion upon receiving the command, releases the chip bus, creates an answer, registers it in the transmitted answer holding means, and retrieves the answer from the transmitted answer holding means. In inter-processor communication, multiple types of responses can be sent to the sending processor depending on the state of the receiving processor, and the sending processor can , it is possible to improve the throughput of the chip bus and improve the efficiency of processor usage. Furthermore, the processor on the receiving side can execute the next process without having to finish transmitting the answer at the time the answer is registered in the answer transmission queue.
第１図は本発明の一実施例に係わるプロセッサ間通借方
式の構成を示すブロック図、第２図は第１図におけるプ
ロセッサ間通信のバス上の信号の流れを示す図、第３図
は第１図のプロセッサ間通信方式のバス制御部（ＸＢＣ
）におけるグロセッサ間通信時の動作を示すフローチャ
ー１−２第４図は２台のプロセッサで構成されるマルチ
プロセッサシステムにおいてプロセッサ間の通信を行う
従来のプロセンサ間通信方式の構成を示すブロック図、
第５図は第４図におけるプロセッサ間通信のバス上の信
号の流れを示す図、第６図は第４図のプロセッサ間通信
方式のバス変換制御部におけるプロセッサ間逍信時の動
作を示すフローチャートである。
１０２０・・・・
３０・・・・・・・
１．０１． ２０１・・・
１０３ ２０３・・・
１０４．２０４・・・
プロセッサ（ＣＰＵ）、
システムバス（Ｓ Ｂ ＬＪ Ｓ ）、中央制御部（Ｍ
ＰＵ）、
チップバス（ＣＢＵＳ）、
プロセッサ間通信用制御部
（ＰＣＴＬ）、
１．０５．２０５・・・バス制御部（ＸＢＣ）、 ４１
４２
４３
４４
１４５゜
４６
４７
４８
４９
５０
２４１ ・
２４２ ・
２４３ ・
２４４ ・
２４５ ・
２４６ ・
２４７ ・
２４８ ・
２４９ ・
２５０ ・
・コマンド収り出し制御部
（Ｃ３ＱＳ）、
・送信コマンド保持キュー
（ＣＭＤＳＱ）、
・コマンド書き込み制御部
（Ｃ３ＱＷ）、
・アンサ読み出し制御部
（ＡＲＱＲ）、
・受信アンサ保持キュー
（ＡＮＳＲＱ）、
・アンサ書き込み制ｍ部
（ＡＲＱＷ）、
・アンサ読み出し制御部
（ＣＲＱＲ）、
・受信コマンド保持キュー
（ＣＭＤＲＱ）、
・アンサ書き込み制御部
（ＣＲＱＷ）、
・アンサ読み出し制御部
（ＡＳＱＲ）、
５１
５２
２５１ ・
２５２ ・
・送信アンサ保持キュー
（ＡＮＳＳＱ）、
・アンサ書き込み制御部
（ＡＳＱＷ）。FIG. 1 is a block diagram showing the configuration of an inter-processor borrowing system according to an embodiment of the present invention, FIG. 2 is a diagram showing the flow of signals on the bus for inter-processor communication in FIG. 1, and FIG. The bus control unit (XBC) of the inter-processor communication system shown in Figure 1
Flowchart 1-2 showing the operation during communication between processors in ) FIG.
FIG. 5 is a diagram showing the flow of signals on the bus for inter-processor communication in FIG. 4, and FIG. 6 is a flowchart showing the operation of the bus conversion control unit of the inter-processor communication method in FIG. 4 during inter-processor communication. It is. 1020... 30... 1.01. 201... 103 203... 104.204... Processor (CPU), system bus (SBLJS), central control unit (M
PU), chip bus (CBUS), inter-processor communication control unit (PCTL), 1.05.205... bus control unit (XBC), 41 42 43 44 145° 46 47 48 49 50 241 ・ 242 ・ 243・ 244 ・ 245 ・ 246 ・ 247 ・ 248 ・ 249 ・ 250 ・ ・Command collection control unit (C3QS), ・Sending command holding queue (CMDSQ), ・Command writing control unit (C3QW), ・Answer reading control unit ( ARQR), ・Received answer retention queue (ANSRQ), ・Answer write control unit (ARQW), ・Answer read control unit (CRQR), ・Received command retention queue (CMDRQ), ・Answer write control unit (CRQW), ・Answer read control unit (ASQR), 51 52 251 ・252 ・・Transmission answer holding queue (ANSSQ), ・Answer write control unit (ASQW).
Claims (1)
ップバスにおいてはコマンドの送信と該コマンドに対す
るアンサの受信を連続したバス制御動作で行うインタロ
ック方式を使用し、プロセッサ間のバスであるシステム
バスにおいてはコマンドの送信と該コマンドに対するア
ンサの受信をコマンドを送信した後に一度バスを解放し
、別のバス制御動作を行うスプリット方式を使用し、チ
ップバスとシステムバスの間にバス変換回路およびチッ
プバス上にプロセッサ間通信回路を有し、任意のプロセ
ッサ間で通信を行うプロセッサ間通信方式であって、前
記バス変換回路がチップバスからのプロセッサ間通信に
よるバスアクセスを受信した時点においてチップバスに
アクセス完了を返信し、チップバスを解放するチップバ
ス解放手段と、前記プロセッサ間通信回路に設けられ、
受信コマンドに対するアンサを複数保持するアンサ保持
手段と、コマンド受信時にアクセス完了を返信し、チッ
プバスを解放するとともに、アンサを作成し、前記アン
サ保持手段に登録するアンサ登録手段と、前記アンサ保
持手段からアンサを取り出して送信する送信手段とを有
することを特徴とするプロセッサ間通信方式。In a multiprocessor system, the chip bus, which is an intra-processor bus, uses an interlock system that transmits a command and receives an answer to the command in a continuous bus control operation, while the system bus, which is a bus between processors, After sending a command and receiving an answer to the command, a split method is used in which the bus is released once and another bus control operation is performed. An inter-processor communication method that includes an inter-processor communication circuit and performs communication between arbitrary processors, wherein the bus conversion circuit returns access completion to the chip bus at the time when it receives a bus access from the chip bus through inter-processor communication. and a chip bus release means for releasing the chip bus; provided in the inter-processor communication circuit;
an answer holding means for holding a plurality of answers to a received command; an answer registration means for returning an access completion upon receiving a command to release a chip bus; and creating an answer and registering it in the answer holding means; and the answer holding means. 1. A communication method between processors, comprising a transmitting means for extracting and transmitting an answer from a processor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2042627A JP2825914B2 (en) | 1990-02-26 | 1990-02-26 | Communication system between processors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2042627A JP2825914B2 (en) | 1990-02-26 | 1990-02-26 | Communication system between processors |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03246743A true JPH03246743A (en) | 1991-11-05 |
| JP2825914B2 JP2825914B2 (en) | 1998-11-18 |
Family
ID=12641255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2042627A Expired - Lifetime JP2825914B2 (en) | 1990-02-26 | 1990-02-26 | Communication system between processors |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2825914B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6128688A (en) * | 1992-02-18 | 2000-10-03 | Hitachi, Ltd. | Bus control system |
| JP2006331452A (en) * | 2006-07-31 | 2006-12-07 | Hitachi Ltd | Bus control system and computer system |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102613664B1 (en) * | 2021-12-16 | 2023-12-14 | (주)세이프시스템 | S-BUS/C-BUS Communication Converter For Fire Detection System |
-
1990
- 1990-02-26 JP JP2042627A patent/JP2825914B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6128688A (en) * | 1992-02-18 | 2000-10-03 | Hitachi, Ltd. | Bus control system |
| JP2006331452A (en) * | 2006-07-31 | 2006-12-07 | Hitachi Ltd | Bus control system and computer system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2825914B2 (en) | 1998-11-18 |
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