JPH03244028A - 例外アドレスバッファ管理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は例外アドレスバッファ管理方式に関する。

〔従来の技術〕

従来の例外アトレスハファの管理は、メモリへのリフニ
ス１へアドレス対応に例外アドレスバッファのライトポ
インタをカウントアツプし、例外アドレスバッファへの
実効アドレスの書き込みを行なっていた。このような方
法では、間接指定による実効アドレス生成においては、
−命令実行中、間接指定回数分だけ例外アドレスバッフ
ァの同一アドレスへ上書されずに順次例外アドレスバッ
ファのアドレスをカウントアツプして実効アドレスを書
き込むため、すぐに例外アドレスバッファがオーバーフ
ロラしてしまいパイプラインにつまりを生じさせ性能の
低下をまねくことになる。

このような欠点を解消する方法としては、間接指定のメ
モリリクエストが連続した場合には例外アドレスバッフ
ァのライトポインタをカウントアツプせず同一の例外ア
ドレスバッファのアドレスへ実効アドレスの書き込みを
行ない、各命令対応にデータのアドレスを示す実効アド
レスのみか例外アドレスバッファに残るよう例外アドレ
スバッファの管理を行なう方法が知られている。

〔発明が解決しようとする課題〕

上述した従来の例外アドレスバッファ管理方式のうち、
間接指定時においてもリクエスト毎に例外ア１〜レスバ
ッファのライトポインタをカウントアツプし実効ア１〜
レスの書き込シを行なう方法ては、前述した様に例外ア
ドレスバッファがすぐにオーバーフロラしてしまいパイ
プラインにつまりを生じ性能の低下をまねいてしまうと
いう欠点がある。

又、これを解消するために間接指定により生成された実
効アドレスを上書きする方法においては、例外を起した
実効アドレス及び例外を起こす要因となった要素を例外
処理を行う時の例外情報として必要とする例外が定義さ
れた場合に、例外を起こす要因となった要素を例外アド
レスバッファに残すことができないという欠点かある。

〔課題を解決するための手段〕

本発明の方式は、命令語によりアドレス展開され、オペ
ランドデータの実効アドレスを直接生成する直接指定と
、命令語よりアドレス展開され生成された実効アドレス
により取り出されたデータ記述子によって、オペランド
データの実効アドレスを生成するか、あるいはデータ記
述子によって生成された実効アドレスによって、さらに
データ記述子を取り出すことを繰り返し最後にオペラン
ドデータの実効アドレスを生成する間接指定とによって
、実効アドレスの生成が可能てあり、又パイプラインに
よって順次命令の処理を行なう情報処理システムにおけ
る例外アドレスバッファ管理方式において、 命令語あるいはデータ記述子により実効アドレスの生成
を行なう実効アドレス生成手段と、前記実効アドレス生
成手段により生成された実効アドレスをメモリへのリク
エスト対応に書き込む例外アドスハッファと、 前記例外アドレスバッファのライトアドレスを保持する
ライトアドレスポインタと、 該ライトアドレスポインタのカウントアツプ。

（タウン）するカウントアツプ（ダウン）指示回路と、 リードアドレスを保持するリードアドレスポインタと、 生成される実効アドレスが、間接指定によって生成され
るアドレスか直接指定によって生成されるアドレスかを
示す手段と、 生成される実効アドレスかオペランドデータの実効アド
レスを生成するためのデータ記述子によって生成される
ものか否かを示す手段と、生成された実効アドレスによ
ってアクセスされるオペランドデータあるいはデータ記
述子かメモリのアクセス単位境界をまたいでおり前記オ
ペランドデータあるいは前記データ記述子へのメモリリ
クエストを２回必要とするか否かを示す手段と、 生成される実効アドレスがオペランドデータの実効アド
レスを生成するためのデータ記述子によって生成される
ものか否かを前記実効アドレスが前記例外アドレスバッ
ファに書き込まれる前に前記ライトアドレスポインタの
カウントアツプ（ダウン）指示回路へ通知する手段とを
有し、前記通知手段により生成される実効アドレスがオ
ペランドデータの実効アドレスを生成するためのデータ
記述子によって生成されることが通知された場合と、実
行される命令のオペランドデータを取り出す実行アドレ
スを例外ア１〜レスバッファへ書き込んだ場合及び前記
例外アＩ〜レスバッファに書き込まれる実効アドレス生
成及びデータ取り出しによって例外が発生した場合に前
記ライｌ−アドレスポインタをカウントアツプ（ダウン
）し、例外を起した実効アドレス及び該実効アドレスを
生成するための要因（ペースレジスタ番号、オペランド
データの実効アドレスを生成するためのデータ記述子の
実効アドレス等）及び前記生成される実効アドレスが間
接指定にって生成されるアドレスか否かを示す信号、生
成される実効アドレスかオペランドデータの実効アドレ
スを生成するためのデータ記述子によって生成されるも
のか否かを示す信号、データ記述子をアクセスするため
のメモリリクエストでかつ取り出されるデータ記述子が
メモリへのアクセス単位境界をまたぎ該データ記述子の
取り出した２回のリクエストを要することを示ず信号及
びメモリアクセスがアクセスされるデータあるいはデー
タ記述子の左端へのリクエストであることを示す信号を
前記例外アドレスバッファに格納し例外の処理を行なう
ことを特徴とする。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明情報処理装置の一構成例であり、第８図
、第９図および第１０図はこの構成の動作を示したタイ
ミンクチャートである。又、前提として第６図に示す命
令形式をもつ命令を実行するものとし、本実施例で使用
されるデータ記述子は第７図の形式をもつものとする。

まず初めに第８図、第９図および第１０図に示すＴｏの
タイミングで第６図に示す命令形式をもつ命令語がレジ
スタ］に供給される。又本タイミングにおいて命令の第
１ステツプ目であることを示す信号がレジスタ３にセラ
１〜され、例外アドレスバッフアコ８のライトアドレス
ポインタを保持するレジスタ１４は００００Ｚ（２進数
０００００ を示す）に初Ｍ設定されているものとする。

次にＴ１サイクルにおいて、レジスタ１に供給された命
令語のＧＲフィールド（第６図参照）により示される値
のインデッスレシスタの内容を信号線３１を介してイン
デックスレジスタ群７より読み出し信号線４１を介して
セレクタ２４に、ＢＲフィールドにより示される値のペ
ースレジスタの内容を信号線３３を介してペースレジス
タ群８より読み出し信号線４２を介してセレクタ２５に
、Ｄフィールドを信号線３４を介してセレクタ２６にそ
れぞれ供給する。セレクタ２４２５２６の各々において
はレジスタ３の出力により命令の第１ステツプであるこ
とかわかるため上述の各供給データを選択し３人力加算
器２８に入力する。

３人力加算器２８においては入力された各データを３人
力加算し実効アドレスを生成し信号線４４を介してセレ
クタ２３へ送出される。ここで生成された実効アドレス
はデータ記述子を指定するアドレスであるものとし、該
実効アドレスによるデータ記述子の取り出しのなめのり
クエストは、メモリへのアクセス単位境界をまたがす１
回でデータ記述子の取り出しが可能であるものとする。

レジスタ３の出力が“１゛′であるなめＯＲゲート６９
の出力は”　１　”となり、セレクタ２３は上述の実効
アドレスを選択しレジスタ１３へ供給する。又この時Ｔ
ステージレジスタのセット信号を生成するタイミング信
号生成回路２０の出力が”　１　”のときレジスタ１３
はセレクタ２３の内容をセットとする。

第５図にタイミング信号生成回路２０の構成例を示す。

本タイミンクにおいては信号線３０を介してＯＲゲート
７６へ入力されたレジスタ３の出力が”　１　”である
ためＯＲゲート７６の出力は“′１′′どなり、従って
タイミング信号生成回路２０の出力は］″となるのでレ
ジスタ］３はセットされる。又同−のタイミングにおい
て、検出回路］９は、生成された実効アドレスが間接指
定によるものか直接指定によるものか等の検出を行なう
。

第４図に検出回路１９の構成例を示す。第４図において
は、生成された実効アドレスが間接指定（データ記述子
のアドレス）か直接指定（オペランドデータのアドレス
）かを示すためレジスタ１に供給されているＩＮＤフィ
ールドを信号線３２を介して又、データ記述子が返って
きた時にデータ記述子をセットするレジスタ２のＩＮＤ
フィールド部を信号線３５を介してセレクタ７１に入力
する。セレクタ７１では信号線３０を介して入力された
レジスタ３の値によって”　］　”を出力するＯＲゲー
ト１０４の出力を受けてレジスタ１より送出された内容
を選択し信号線４６を介してレジスタ９及びＡＮＤゲー
ト７５へ送出する。

又、生成された実効アドレスが直接指定データ記述子（
オペランドデータの実効アドレスを生成するデータ記述
子）から生成されたアドレスであるか否かの信号におい
ては、本タイミングではＯＲゲート１０４の出力は１″
となるなめＮＯＲゲート７３の出力は０″となり、直接
指定データ記述子から生成されたアドレスでないことを
信号線４７を介してレジスタ１０へ送出する。

又、生成された実効アドレスによってアクセスされるデ
ータあるいはデータ記述子（本タイミングではデータ記
述子）がメモリへのアクセス単位境界をまたいでいてリ
クエストが２回必要となるか否かを示す信号を生成され
た実効アドレスの下位の一部を参照することによって生
成する。本実施例においては仮にメモリへのアクセス単
位を８バイトとし説明を加えていく。

今、信号線４５を介して、３人力加算器２８によって生
成された実効アドレスの下３ビットを検出回路１９のセ
レクタ７２に供給する。セレクタ７２ではセレクタ１同
様にＯＲゲート１０４の出力によって信号線４５からの
データを選択しこの出力をコンパレータ７４へ入力する
。ここで゛データ記述子のデータ長は本実施例において
は第７図に示すように４バイトであるため実効アドレス
の下３ビットか”　１０１　”より大きければアクセス
単位境界である８バイト境界をまたぎメモリへの３ ４ リクエストが２回必要となる。

ここて本タイミングにおりるデータ記述子取り出しのア
クセスにおいては８バイト境界内にデータ記述子が存在
しメモリへのリクエストが１回てよいものとし説明を加
える。従ってコンパレータ７４の出力は０″′となり信
号線４９を介してレジスタ４に”　ｏ　”がセットされ
る。

又データ記述子をアクセスするためのメモリリクエスト
てかつデータ記述子がアクセス単位境界をまたぎメモリ
へのリクエストが２回必要か否かを示す信号は、前述の
ようにコンパレータ７４出力が′０″となるなめＡＮＤ
ゲート７５出力も○″となり信号線４８を介して“Ｏ″
″がレジスタ１１に供給される。

又、生成された実効アドレスによるメモリへのアクセス
がアクセスされるデータあるいはデータ記述子に対する
左端のリクエストであるが否かを示す信号においては、
レジスタ４は命令の第１ステツプであるため０′°とな
っているためインバータ２７により該出力は反転され′
１″が信号線９３を介してレジスタ１２へ送出される。

信号線４６，４７，４８．９３によって値を供給された
レジスタ９，１０，１１．．１２はタイミング信号生成
回路２０の指示により各々の値をセットする。本タイミ
ングにおいてレジスタ３の出力をレジスタ８７へ、レジ
スタ１のＧＲフィールドをレジスタ９８へ、ＢＲフィー
ルドをレジスタ９つヘセットする。

次にＴ２サイクルにおいてはＴ１サイクルでセットされ
たレジスタ８７の値により書込指示信号生成回路２２（
第３図に構成例）のＯＲ，ゲート８９出力がパ１′”と
なる。又レジスタ１０２は命令の第１ステツプであるた
めＯクリアされており従ってインバータ６６出力は“］
”′となりＡＮＤゲート６７出力は１゛′となって例外
アドレスバッファ１８への書き込みを指示する。

この結果、例外アドレスバッファ１８はレジスタ１４で
示される’ｏｏｏｏｚ”番地へレジスタ９．１０，１１
．．１．２．９８，９９．１３の値を書き込む。ここで
メモリへ取り出しを要求したデータ記述子がレジスタ２
へ返ってくるためには数マシンサイクルを要する。仮に
本実施例においてはＴ７サイクルにおいてデータ記述子
が返って来たものとし説明を加える。

前述した様にＴ７サイクルにおいてはレジスタ２ヘデー
タ記述子が供給される。又本タイミンクにおいてデータ
記述子が返ってきたことを示す信号がレジスタ５ヘセツ
トされる。又本タイミンクにおいて取り出されたデータ
記述子の格納された実効アドレスの生成及び取り出しに
おいて例外が発生したか否かを示す信号がレジスタ６ヘ
セツトされる。

第８図に示すタイミングチャートはここで例外が発生し
た場合を示すものであり第９図、第１０図は例外が発生
しなかったことを示すものである。

従ってＴ７サイクルでは第８図においてはレジスタ６は
“１°′となり、第９図、第１０図は”　ｏ　”となる
。第８図においてはレジスタ６は”　］　”となったこ
とによって例外アドレスバッファ１８のライトポインタ
カウントアツプ回路２１におけるＯＲゲート６３出力が
“１″となりライトポインタをｏｏｏｏｚから０００１
Ｚヘカウントアツプすることを指示する。

又第９図、第１０図においてはレジスタ６の出力は前述
のように′０″であり、又レジスタ６の前サイクルの内
容を保持するレジスタ１７も０″′で゛あるためライト
ポイントカウントアツプ回路２１のＡＮＤゲート６１出
力はＯ′″となる。更にここでレジスタ２にセットされ
たデータ記述子によって生成される実効アドレスは次の
データ記述子を取り出すものとし説明を加える。従って
信号線３５により与えられる信号はＩＮＤフィールド−
“１″”で゛あり、ＮＯＲゲート６１出力は０″となり
ＡＮＤゲート８０出力も０′°となる。又本タイミング
ではレジスタ３及びレジスタ８２はともに０°′である
ためＡＮＤゲート８５及び’ＡＮＤゲート７７出力はと
もに“０″となり、従ってＯＲゲート６３出力も”　ｏ
　”となりライトポインタのカウントアツプ指示は行な
われ７ ８ ない。

次にＴ８サイクルにおいてはレジスタ３及びレジスタ４
の出力は“０′″であるなめ、レジスタ１３にはレジス
タ２に供給されたデータ記述子のＥＦＡフィールドか供
給される。又検出回路１９においては、レジスタ３及び
レジスタ８２出力はともに′０“″であるためＯＲゲー
ト１０４出力はパ０“′となり、セレクタ７１において
信号線３５によって供給されるレジスタ２のＩＮＤフィ
ールドの内容“′１′′が信号線４６を介してレジスタ
９へ供給される。

又レジスタ２へ供給されたデータ記述子は次のデータ記
述子のアドレスを保持するものであり、従ってレジスタ
２のＩＮＤフィールドより信号線３５を介してＮＯＲケ
ート７３へ送られる値は“１′′であるためＮＯＲゲー
ト７３の出力は”　ｏ　”が信号線４７を介してレジス
タ１０へ供給される。又次にアクセスされるデータ記述
子が仮アクセス単位境界をまたき２回リクエストが必要
であったものとして説明を加えていく。

前述したように、本タイミングにおいてはＯＲゲート］
０４の出力は°゛ＯＯパるため、セレクタ２は信号線３
７より送られてきたレジスタ２に保持された次のデータ
記述子の実効アドレスの下３ヒッ１へを選択しコンパレ
ータ７４に送出される。又、前述のように次にアクセス
されるデータ記述子は８バイト境界（アクセス単位境界
）をまたぐこととデータ記述子のデータ長が４バイトで
あることより、データ記述子の先頭ア１〜レスの下３ピ
ッＩ・は’　１０　］　”よりも大きくなる。従ってコ
バレータ７４出力は“１″となり信号線４つを介してレ
ジスタ４へ送られ、既述のようにセレクタ７］出力も“
１″であるためＡ、　Ｎ　Ｄグー１へ７５出力も“１″
”となり信号線４８を介してレジスタ１１へ送出される
。本タイミングにおいてはレジスタ４の出力は゛Ｏ″で
あり従ってインバータ２７出力は′１゛″となり該値が
信号線９３を介してレジスタ１２へ供給される。

又、Ｔステージレジスタのセットを指示するタイミング
信号生成回路２０はレジスタ５の出力により”　１　”
となり各レジスタ９，１０，１．１．。

１２．１３は各々前述した値をセラ１〜する。又第８図
においては前述したようにライトポインタカウントアツ
プ指示回路２１によってカウントアツプが指示されてい
るためレジスタ１４は＋１カウンタ２９出力をセットし
ライトポインタ゛００００Ｚ″から“’０００１２″′
にする。

第９図、第１０図においては、前述のように指示回路２
１の出力は０″てありライトポインタはカウントアツプ
されない。又本タイミングにおいてレジスタ１６．レジ
スタ１７は各々レジスタ５　レジスタ６の値をセットす
る。

次にＴ９サイクルにおいてはレジスタ１６の値により例
外アドレスバッファ１８の書き込みを指示する指示回路
２２の出力は”　１　”となる。従って例外アドレスバ
ッファ１８は第８図では０００１７番地へその他のケー
スはｏｏｏｏｚ番地へレジスタ９，１０，１１，１２，
９８，９９．１３の値を書き込む。

以上の説明から解るように第８図のケースに示ずように
例外が発生したアドレスは上書きされないためのｏｏｏ
ｏｚ番地に残っており、又例外を発生させる要因となっ
たペースレジスタ番号等もｏｏｏｏｚ番地に残っている
ことになる。従って例外処理を行なう例外処理ファーム
ウェアはレジスタ１５にｏｏｏｏｚをセットし例外アド
レスバッファ１８から例外情報を収集し例外の処理を行
なうことが可能となる。次にひきつづき第９図。

第１０図のケースについて説明を加えていく。

第９図、第１０図においては前述したようにＴリサイク
ルにおいては次のデータ記述子の取り出しアドレス等が
ｏｏｏｏｚ番地へ上書きされる。又同一タイミングにお
いて前述のように次のデータ記述子は８バイト境界をま
たいでおり２回メモリへのアクセスが必要となるため、
レジスタ１３に入れられた実効アドレスに＋８を行ない
データ記述子の右端側を取り出すのて実効アドレスを生
成する。

この実効アドレスの生成はレジスタ１３の値のセレクタ
２５へ供給し、又セレクタ２４へは１ ２ ′“０′″を、セレクタ２６へはパ８”を供給する本タ
イミンクではレジスタ３の値は′０″であるためセレク
タ２４，２５．２６は各々”ｏ””レジスタ１３′″　
“８゛′を選択し３人力加算器２８へ入力し３人力加算
されデータ記述子の右端側へのアクセスのための実効ア
ドレスを得セレクタ２３へ供給される。セレクタ２３て
は前述のようにレジスタ４の出力が“１′であるためＯ
Ｒゲート６９出力が］”′となり３人力加算器２８より
送出された値を選択しレジスタ１３へ供給する。

又前述したようにＴ８サイクルにおいてレジスタＪ１に
は“１”がセットされており本タイミンクにおいてレジ
スタ１０２の値か１゛にセットされるなめ、例外アドレ
スバッファ１８への書き込み指示回Ｆｌｌｉ２２におい
てはインバータ６６の出力かＯ″となり従ってＡＮＤゲ
ート６７の出力も′０″となるためＴ１ｏザイクルにお
ける例外アドレスバッファ１８への書き込みは行なわな
い。

これは間接指定時の例外発生時例外情報として必要なア
ドレスかデータテータ記述子の左端アドレスであるため
右端アドレスを書き込む必要がないためである。

次にＴ８及びＴ９ザイクルによって生成された実効アド
レスによってアクセスされたデータ記述子が返ってくる
タイミンクが仮にＴ１４サイクルであったとし説明を行
なう。Ｔ、４．Ｔ、６．ＴＢプサイルにおける動作は基
本的にはＴ７　、　Ｔｓ　、　Ｔ９サイクルての動作と
同様である。但し、ここては次のデータ記述子取り出し
においてはリクエストは１回てよいものとし説明を加え
ていく。

前述したように、ここでは次のデータ記述子取り出しで
はリクエストは１回であり従ってＴ７゜Ｔ８．Ｔ９サイ
クルとの相異点は検出回路１つにおいてコンパレータ７
４の出力が“０″′となり、従ってレジスタ４は“′０
パのままであり又レジスタＩＦの値もＯ″″のままであ
ること及び＋８リク工スト発行のためのアドレス生成が
行なわれてないことである。第９図はＴ１４ザイクルで
レジスタ２にセットされたデータ記述子のメモリ上の位
置を示す実効アドレスの生成及びデータ記述子の取り出
しにおいて例外が発生したケースであり第１０図は発生
しなかったケースである。

従って第９図においてＴ　Ｉ４．Ｔ　Ｉ５＋　Ｔ１６サ
イクルに準する。又第１０図におけるＴ、４．　Ｔ１５
Ｔ１６ザイクルの動作は前述の相異点を除き第９図、第
１０図に示すＴ７．Ｔ８．Ｔ、サイクルに準する。従っ
て第９図においてはＴ１５ザイクルにおいてライトポイ
ントのカウントアツプを行うためレジスタ１４は０ＯＯ
ＩＺとなり、Ｔ１５サイクルにおいて例外アドレスバッ
ファ１８の０００１Ｚ番地へ生成された実効アドレスか
書き込まれる。従って例外を起こした実効アドレスは０
００Ｚ番地に残される。

又例外を起こした実効アドレスを生成するための要因は
本実施例本タイミンクではデータ記述子の内容−実効ア
ドレスであるため、ｏｏｏｏｚに残された実効アドレス
そのものを例外アドレスバッファ１８に残すことによっ
て例外処理ファームウェアへ例外情報を提供する。又第
１０図においては例外が発生していないなめ生成された
実効アドレスはｏｏｏｏｚ番地へ上書きされる。

次に’Ｔ”２１サイクルにおいて直接指定のデータ記述
子かレジスタ２へ供給されたものとして説明を加えてい
く。又、この時のデータ記述子のアドレス生成及び取り
出しにおいては例外は発生していないものとする。以上
前提としＴ２１サイクルにおいてはレジスタ２に直接指
定のデータ記述子がセットされデータ記述子が返って来
たことを示す信号がレジスタ５にセラＩ・される。又Ｔ
２□サイクルにおいては直接指定のデータ記述子が返っ
てきたことによってライトポインタカウントアツプ指示
回路２１においてはレジスタ３出力”　ｏ　”レジスタ
２ＩＮＤフイールド゛′０“′であることによりＮＯＲ
ゲート８０の出力は１′”となり、またレジスタ５出力
は“１″′て゛あるためＡＮＤゲート８０の出力は１″
となり従ってＯＲケート６３の出力は］°°となりレジ
スタ１４は０００１Ｚにカウントアツプされる。又信号
線８１を介してレジスタ９４が“１′にセットされる。

又聞−のタイミングにおいて検出回路１つにおいてはレ
ジ５ ６ スタ２のＩＮＤフィールドは”　ｏ　”であるなめ信号
線４６を介してレジスタは“０″がセットされる。又、
本タイミングにおいてはレジスタ３及び８２の出力はと
もに′０″であり従ってＯＲゲート１０４の出力は０″
′となるためＮＯＲケート７３出力は“１″となりレジ
スタ１ｏは”　］　”にセセラされる。又ここでアクセ
スされるオペランドデータは仮にリクエスト１回てよい
ものとし説明を加える。

前述の前提よりコンパレータ７４出力は０″となり従っ
てレジスタ１１は“０”をセットする。又本タイミング
においてはレジスタ４出力は″“０′″であり従ってイ
ンバータ２７出力は１−″′となりレジスタ１２は′１
′′にセットされる。又レジスタ１３にはレジスタ２に
格納されたデータ記述子のＥＦＡフィールドが入れられ
る。又木タイミングにおいてレジスタ５の出力”　１　
”がレジスタ１６にセットされる。

次にＴ２２サイクルにおいてレジスタ１６出力が１′′
であるため例外アドレスバッファ２８書き込み指示回路
２２出力か”　１　”となりレジスタ９．１０，１　］
、、１．２，９８，９９．１３の内容が例外アドレスバ
ッファ１８のＯＯＯ］、　Ｚ番地へ格納される。又本タ
イミンクにおいてライトポインタのカウントアツプ指示
回路２１へ入力されるレジスタ１６出力がパ１″′てあ
り、レジスタ９４は前述のように本タイミングで１′″
であるためＡＮＤゲート６２出力は１′′となり従って
ＯＲゲート６３出力も１′”となりライトポインタはア
ラン１〜アツプされレジスタ１７１に００１０Ｚがセッ
トされる。従って次命令において生成される実効アドレ
スはＯＯ１０Ｚに書き込まれることになり本命令実行に
おいては直接指定のデータ記述子のアドレス及びオペラ
ンドデータの実効アドレスを例外アドレスバッファ２８
に残すことになる。

ここでオペランドデータへのアクセスあるいはオペラン
ドデータの実効アドレス生成で例外が発生した場合にお
いて例外を起こした実効アドレスは前述のように例外ア
ドレスバッファ２８のｏ。

０　］、　Ｚ番地に格納されており、又例外を起こす要
因となった直接指定のデータ記述子の実効アドレスはｏ
ｏｏｏｚ番地に格納されている。

従って例外処理ファームウェアが例外処理を行なう場合
には０００１２番地をレジスタ１５にセットし０００１
７番地に格納された例外を起こしたアドレス及びレジス
タ９，１０，１１．１２よりセットされる各例外情報デ
ータを例外アドスバッフア２８より読み出し、又ここで
読み出された例外情報データより例外を起こしたアドレ
スが直接指定のデータ記述数から生成されたアドレスで
ありオペランドデータの左端へのリクエストアドレスで
あることを認識し、次にｏｏｏｏｚ番地をレジスタ１５
へ入力し直接指定のデータ記述子の実効アドレスを例外
アドレスバッファ２８より読み出すことにより例外の処
理を行なう。

〔発明の効果〕

以上説明したように本発明は、オペランドデータの実効
アドレスを生成するためのデータ記述子によって生成さ
れることを実効アドレスバッファに書き込む前に通知さ
れた場合と、実行される命令のオペランドデータを取り
出す実効アドレスを例外アドレスバッファに書き込んだ
場合及び例外アドレスバッファに書き込まれる実効アド
レス生成及びデータ収り出しによって例外が発生した場
合に、ライトアドレスポインタをカウントアッフ。

（ダウン）し例外を起こした実効アドレス及びこの実効
アドレスを生成するための要因くベースレジスタ番号、
データ記述子の内容等）及び生成される実効アドレスが
間接指定によって生成されるアドレスか否かを信号、生
成される実効アドレスがオペランドデータの実効アドレ
スを生成するためのデータ記述子によって生成されるも
のか否かを示す信号、データ記述子をアクセスするため
のメモリリクエストでかつ取り出されるデータ記述子が
メモリへのアクセス単位境界をまたぎ該データ記述子の
取り出した２回のリクエストを要することを示す信号及
びメモリアクセスがアクセスされるデータあるいはデー
タ記述子の左端へのリクエストであることを示す信号を
例外アドレスバラ２つ ０ ファに格納し、例外が発生した場合にこれらの情報をも
とに例外を起こしたアドレス及び該アドレスを生成する
ための要因ペースレジスタ番号及び直接指定のデータ記
述子のアドレス等を例外処理ファームウェアに提供し、
例外を起こしたアドレス及び該アドレスを生成するため
の要因を例外処理時に必要とする例外の処理を、例外ア
ドレスバッファへの書き込みをリクエスト毎に別の例外
アドレスバッファのアドレスへ格納することなしに行な
うことを可能とする効果がある。

【図面の簡単な説明】

第１図は本発明情報処理装置の一構成例を示す図、第２
図は例外アドレスバッファのライトポインタのカウント
アツプ指示回路の構成例を示す図、第３図は例外アドレ
スバッファへのデータ書き込み指示回路の構成例を示す
図、第４図は生成された実効アドレスが直接指定による
ものか間接指定によるものか等を検出する検出回路の構
成図、第５図はＴステージのレジスタをセットするタイ
ミング信号を生成する回路を示す図、第６図は本発明実
施例て使用される実効アドレス生成を行なう命令の命名
形式を示す図、第７図は本発明実施例て使用されるデー
タ記述子の形式を示す図、第８図、第９図、第１０図は
第１図に示した構成の動作を示すタイミングチャートで
ある。 １〜６，９〜１．７，８２，８７，９４，９８９９．１
．０２・・・レジスタ、７・・・インチフスレジスタ群
、８・・ペースレジスタ群、１８・・例外アドレスバッ
ファ、１９・・・検出回路、２０・・・タイミング信号
生成回路、２１・・・カウントアツプ指示回路、２２・
・・書込指示信号生成回路、２３〜２６，７１．７２・
・セレクタ、２７．６６　７９・・・インバータ、２８
・・・３人力加算器、２つ・・・＋１カウンタ、３０〜
４．３．４５〜６０，６４，６５゜６８．７０，７８，
８１，８３，８４，８６゜８８．９０，９３，９５，９
７，１００，１０１．１．０３，１０５．１０７・・・
信号線、６１，７３・・・ＮＯＲゲート、６２，６７．
７５．７７．８０．８５，１０６・・・Ａ、　Ｎ　Ｄゲ
ート、６３，６９゜８　つ ９６．１０４・・ＯＲゲート。 ３ カワじト了フワ°Ｔ旨ｉ１巴穎ろ　／／６／ Ｎθβゴ卦 ７’／　：　’ｔＸＪ）　１”−ヨ タ、７Ｚ詭３．．５：ＡＮＤ何′外 ６３、フロ、θββロー ト 困 春ｉ１箱■１１１号？？

Claims (1)

1. 【特許請求の範囲】 命令語によりアドレス展開され、オペランドデータの実
   効アドレスを直接生成する直接指定と、命令語よりアド
   レス展開され生成された実効アドレスにより取り出され
   たデータ記述子によって、オペランドデータの実効アド
   レスを生成するか、あるいはデータ記述子によって生成
   された実効アドレスによって、さらにデータ記述子を取
   り出すことを繰り返し最後にオペランドデータの実効ア
   ドレスを生成する間接指定とによって、実効アドレスの
   生成が可能であり、又パイプラインによって順次命令の
   処理を行なう情報処理システムにおける例外アドレスバ
   ッファ管理方式において、命令語あるいはデータ記述子
   により実効アドレスの生成を行なう実効アドレス生成手
   段と、前記実効アドレス生成手段により生成された実効
   アドレスをメモリへのリクエスト対応に書き込む例外ア
   ドスバッフアと、 前記例外アドレスバッファのライトアドレスを保持する
   ライトアドレスポインタと、 該ライトアドレスポインタのカウントアップ（ダウン）
   するカウントアップ（ダウン）指示回路と、 リードアドレスを保持するリードアドレスポインタと、 生成される実効アドレスが、間接指定によって生成され
   るアドレスか直接指定によって生成されるアドレスかを
   示す手段と、 生成される実効アドレスがオペランドデータの実効アド
   レスを生成するためのデータ記述子によって生成される
   ものか否かを示す手段と、 生成された実効アドレスによってアクセスされるオペラ
   ンドデータあるいはデータ記述子がメモリのアクセス単
   位境界をまたいでおり前記オペランドデータあるいは前
   記データ記述子へのメモリリクエストを２回必要とする
   か否かを示す手段と、 生成される実効アドレスがオペランドデータの実効アド
   レスを生成するためのデータ記述子によって生成される
   ものか否かを前記実効アドレスが前記例外アドレスバッ
   ファに書き込まれる前に前記ライトアドレスポインタの
   カウントアップ（ダウン）指示回路へ通知する手段とを
   有し、 前記通知手段により生成される実効アドレスがオペラン
   ドデータの実効アドレスを生成するためのデータ記述子
   によって生成されることが通知された場合と、実行され
   る命令のオペランドデータを取り出す実行アドレスを例
   外アドレスバッフアへ書き込んだ場合及び前記例外アド
   レスバッファに書き込まれる実効アドレス生成及びデー
   タ取り出しによって例外が発生した場合に前記ライトア
   ドレスポインタをカウントアップ（ダウン）し、例外を
   起した実効アドレス及び該実効アドレスを生成するため
   の要因（ベースレジスタ番号、オペランドデータの実効
   アドレスを生成するためのデータ記述子の実効アドレス
   等）及び前記生成される実効アドレスが間接指定にって
   生成されるアドレスか否かを示す信号、生成される実効
   アドレスがオペランドデータの実効アドレスを生成する
   ためのデータ記述子によって生成されるものか否かを示
   す信号、データ記述子をアクセスするためのメモリリク
   エストでかつ取り出されるデータ記述子がメモリへのア
   クセス単位境界をまたぎ該データ記述子の取り出した２
   回のリクエストを要することを示す信号及びメモリアク
   セスがアクセスされるデータあるいはデータ記述子の左
   端へのリクエストであることを示す信号を前記例外アド
   レスバッファに格納し例外の処理を行なうことを特徴と
   する例外アドレスバッファ管理方式。