JPH03239011A - Input processing circuit - Google Patents
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、メカニカルスイッチの入力処理回路に関する
。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an input processing circuit for a mechanical switch.
［従来の技術］
例えば二つのメカニカルスイッチを用いて４モードの選
択を行う場合がある。このとき、各メカニカルスイッチ
には、それぞれチャタリング防止回路を設けている。[Prior Art] For example, four modes may be selected using two mechanical switches. At this time, each mechanical switch is provided with a chattering prevention circuit.
［解決しようとする課！！！］
二つのメカニカルスイッチを同時に操作して、その出力
状態を例えば（“０° “１”）がら（“ｌ゛Ｏ”）
に切り換える場合、チャタリング防止回路の出力が過渡
的に（“０° “０”）あるいは（“１“１＠）にな
ることがある。[Try to solve the problem! ! ! ] Operate two mechanical switches at the same time and change their output status from (“0° “1”) to (“l゛O”), for example.
When switching to , the output of the chattering prevention circuit may transiently become (“0° “0”) or (“1” 1 @).
このような出力状態は本来生じてはならないものであり
、誤信号として出力されるという問題点が従来あった。Such an output state should not occur in the first place, and there has conventionally been a problem that it is output as an erroneous signal.
本発明の目的は、複数のメカニカルスイッチを同時に操
作しても、誤信号が出力されることのない入力処理回路
を得ることである。An object of the present invention is to obtain an input processing circuit that does not output erroneous signals even when a plurality of mechanical switches are operated simultaneously.
［課題を解決するため□の手段］
本発明における入力処理回路は、各メカニカルスイッチ
に対応して設けられ、各メカニカルスイッチの状態変化
を検出する複数の検出回路と、上記検出回路で上記メカ
ニカルスイッチの状態変化を検出してから一定期間経過
後にラッチ信号を生じるラッチ信号形成回路と、上記ラ
ッチ信号により、上記各メカニカルスイッチの状態を読
込むラッチ回路とからなる。そして、上記ラッチ信号形
成回路は、一定期間内に複数の上記検出回路で上記メカ
ニカルスイッチの状態変化が検出されたときには、最後
に上記状態変化が検出されてから一定期間経過後にのみ
ラッチ信号を生じるものである。[Means for solving the problem □] The input processing circuit in the present invention is provided corresponding to each mechanical switch, and includes a plurality of detection circuits that detect state changes of each mechanical switch, and the detection circuit detects a change in the state of the mechanical switch. The device includes a latch signal forming circuit that generates a latch signal after a certain period of time has elapsed after detecting a change in the state of the mechanical switch, and a latch circuit that reads the state of each mechanical switch using the latch signal. When a state change of the mechanical switch is detected by a plurality of the detection circuits within a certain period of time, the latch signal forming circuit generates a latch signal only after a certain period of time has elapsed since the last state change was detected. It is something.
［実施例］
以下、添付図面に基いて本発明の実施例について説明す
る。[Example] Hereinafter, an example of the present invention will be described based on the accompanying drawings.
第１図は、本発明の実施例を示した電気回路図である。FIG. 1 is an electrical circuit diagram showing an embodiment of the present invention.
まず、各構成要素の説明をする。First, each component will be explained.
５ＷＩＯおよびＳＷ２０はメカニカルスイッチである。5WIO and SW20 are mechanical switches.
第１図においては両スイッチ５ＷＩＯおよび５Ｗ２Ｇは
互いに離して描いであるが、具体的には第２図に示すよ
うに一体的に構成されているものである。第２図に示し
たメカニカルスイッチＳＷＩ ＯおよびＳＷ２０の構成
は以下の通りである。スライド接片１０１および２０１
は、導電性部材で構成され、その一端は抵抗ＲＩＯおよ
びＲ２０を通して接地されている。操作部３０１は、矢
印の方向にスライドさせることにより、スライド接片１
０１および２０１をスライドさせるものである。電極部
１０２．１０３および２０２は、導電性部材で構成され
、その一端はプラス電源に接続されている。スライド接
片１０１と電極部１０２．１０３とは、スライド接片１
０１の移動位置に応じて、接触状態あるいは非接触状態
となる。Although the switches 5WIO and 5W2G are shown separated from each other in FIG. 1, they are specifically constructed in one piece as shown in FIG. 2. The configurations of the mechanical switches SWIO and SW20 shown in FIG. 2 are as follows. Slide contact pieces 101 and 201
is made of a conductive member, one end of which is grounded through resistors RIO and R20. By sliding the operation unit 301 in the direction of the arrow, the slide contact piece 1
01 and 201 are to be slid. The electrode parts 102, 103 and 202 are made of a conductive member, and one end thereof is connected to a positive power source. The slide contact piece 101 and the electrode parts 102 and 103 are the slide contact piece 1
Depending on the movement position of 01, the contact state or non-contact state is achieved.
スライド接片２０１と電極部２０２についても同様であ
る。メカニカルスイッチ５ＷＩＯは、スライド接片１０
１、電極部１０２．１０３および操作部３０１によって
構成される。また、メカニカルスイッチＳＷ２０は、ス
ライド接片２０１、電極部２０２および操作部３０１に
よって構成される。以上の構成により、メカニカルスイ
ッチ５Ｗ１０の出力状態“ｂｏとメカニカルスイッチ５
Ｗ２０の出力状態°Ｃ°との組み合わせ（ｂ Ｓｅ ）
は、スライド接片１０１および２０１の移動位置に応じ
て４状態をとることができる。すなわち、スライド接片
１０１および２０１が図面上を右側から左側に移動する
に従って、（０，０）、（１゜０）、（０，１）、（１
，１）、という４状態をとるものである。The same applies to the slide contact piece 201 and the electrode section 202. Mechanical switch 5WIO has slide contact piece 10
1. Consists of electrode sections 102 and 103 and operation section 301. Further, the mechanical switch SW20 includes a slide contact piece 201, an electrode section 202, and an operation section 301. With the above configuration, the output state of the mechanical switch 5W10 is "bo" and the mechanical switch 5
Combination with W20 output state °C° (b Se )
can take on four states depending on the movement position of the slide contact pieces 101 and 201. That is, as the slide contact pieces 101 and 201 move from the right side to the left side on the drawing, (0,0), (1°0), (0,1), (1
, 1).
ＤＦＩＩおよびＤＦ２１は検出回路を構成するＤ型フリ
ップフロップであり、メカニカルスイッチ５ＷＩＯの出
力状態“ｂｏおよびメカニカルスイッチＳＷ２０の出力
状態“ｅ”を検出するものである。DFII and DF21 are D-type flip-flops constituting a detection circuit, which detect the output state "bo" of the mechanical switch 5WIO and the output state "e" of the mechanical switch SW20.
ＤＦ１２およびＤＦ１３はＤ型フリップフロップであり
、１６Ｈｚのクロック信号“ａ”の立下がりで、Ｄ型フ
リップフロップＤＦ１１の出力信号“Ｃｏを順次シフト
するものである。Ｄ型フリップフロップＤＦ２２および
ＤＦ２３も同様にして、Ｄ型フリップフロップＤＦ２１
の出力信号“ｆ”を順次シフトするものである。なお、
本実施例では、Ｄ型フリップフロップＤＦ１２およびＤ
Ｆ １３、並びにＤ型フリップフロップＤＦ２２および
ＤＦ２３は、それぞれ２段構成としたが、その段数は必
要に応じて適宜増減することができ名。DF12 and DF13 are D-type flip-flops, which sequentially shift the output signal "Co" of the D-type flip-flop DF11 at the fall of the 16 Hz clock signal "a".The same applies to the D-type flip-flops DF22 and DF23. Then, D type flip-flop DF21
The output signal "f" of the output signal "f" is sequentially shifted. In addition,
In this embodiment, D-type flip-flops DF12 and D
F13 and the D-type flip-flops DF22 and DF23 each have two stages, but the number of stages can be increased or decreased as necessary.
ＥＸＩＯおよびＥＸ２０はイクスクルーシブオア回路、
０Ｒ３０はオア回路である。EXIO and EX20 are exclusive OR circuits,
0R30 is an OR circuit.
Ｄ型フリップフロップＤＦ１２、ＤＦ１３、ＤＦ２２お
よびＤＦ２３、イクスクルーシブオア回路ＥＸ１０およ
びＥＸ２Ｇ、並びにオア回路０Ｒ３０により、ラッチ信
号形成回路ＬＳが構成される。D-type flip-flops DF12, DF13, DF22, and DF23, exclusive OR circuits EX10 and EX2G, and OR circuit 0R30 constitute a latch signal forming circuit LS.
ＤＦ１４およびＤＦ２４はラッチ回路を構成するＤ型フ
リップフロップであり、メカニカルスイッチ５ＷＩＧの
出力状態“ｂｏおよびメカニカルスイッチＳＷ２０の出
力状態°ｅ”を、オア回路０Ｒ３０の出力“ｈｏの立下
がりでラッチするものである。DF14 and DF24 are D-type flip-flops forming a latch circuit, which latch the output state "bo" of the mechanical switch 5WIG and the output state "e" of the mechanical switch SW20 at the falling edge of the output "ho" of the OR circuit 0R30. It is.
つぎに、本実施例の動作を第３図（Ａ）、（Ｂ）を用い
て説明する。なお、第３図（Ａ）、（Ｂ）における（ａ
）〜（ｊ）は、第１図に示した“ａ〜“ｊｏ部での信号
波形をそれぞれ示したものである。Next, the operation of this embodiment will be explained using FIGS. 3(A) and 3(B). Note that (a) in FIGS. 3(A) and (B)
) to (j) show the signal waveforms at the "a" to "jo" sections shown in FIG. 1, respectively.
第３図（Ａ）は、第２図に示したスライド接片１０１お
よび２０１をスライドさせて、メカニカルスイッチ５Ｗ
ＩＯの出力状態“ｂｏとメカニカルスイッチＳＷ２０の
出力状態“ｅ との組み合わせ（ｂ、ｅ）が、（０，０
）から（１，０）に移行するときの、各部の信号波形を
示したものである。FIG. 3(A) shows the mechanical switch 5W by sliding the slide contact pieces 101 and 201 shown in FIG.
The combination (b, e) of the IO output state "bo" and the mechanical switch SW20 output state "e" is (0,0
) to (1,0), the signal waveforms of each part are shown.
第２図に示したスライド接片１０１が電極部１０２に接
触すると、メカニカルスイッチＳＷＩ Ｏの出力状態“
ｂｏは、チャタリング状態を経て“Ｏｏから“ｌ”に移
行する（ｂ）。この出力状態“ｂｏは、クロック信号°
ａ″の立下がりでＤ型フリップフロップＤＦＩＩにラッ
チされ゛る（”ｃ ）このとき、Ｄ型フリップフロップ
ＤＦ１１の出力Ｍ （”１’ ）とＤ型フリップフロッ
プＤＦ−１３の出力値（“０”）とが異なっているため
、イクスクルーシブオア回路ＥＸＩＯの出力値“ｄ”は
“１”になる。イクスクルーシブオア回路ＥＸ１０の出
力値“ｄｌは、クロック信号“ａ−”の２クロック分の
期間“１”を保持する（ｄ）。一方、メカニカルスイッ
チＳＷ２０の出力状！！”ｅ”は“Ｏｏを維持するため
（ｅ） 、Ｄ型フリップフロップＤＦ２１の出力も“０
°を維持しくｆ）、イクスクルーシブオア回路ＥＸ２０
の出力値“ｇは“Ｏ“のまま変化しない（ｇ）。オア回
路０Ｒ３０からは、イクスクルーシプオア回路ＥＸＩＯ
の出力値“ｄ”とイクスクルーシブオア回路ＥＸ２０の
出力値“ｇ との論理和が出力される（ｈ）。Ｄ型フリ
ップフロップＤＦ１４およびＤＦ２４では、オア回路０
Ｒ３０の出力°ｈ“の立下がりで、メカニカルスイッチ
５ＷＩＯの出力状態“ｂ。When the slide contact piece 101 shown in FIG. 2 comes into contact with the electrode part 102, the output state of the mechanical switch SWI O is
bo transitions from "Oo" to "l" through a chattering state (b). This output state "bo" is the clock signal °
At the falling edge of ``a'', it is latched by the D-type flip-flop DFII (``c''). ”), the output value “d” of the exclusive OR circuit EXIO is “1”. The output value “dl” of the exclusive OR circuit EX10 is two clocks of the clock signal “a-”. It holds "1" for a period of minutes (d). On the other hand, the output status of mechanical switch SW20! ! In order to maintain “Oo” (e), the output of the D-type flip-flop DF21 also becomes “0”.
f), exclusive OR circuit EX20
The output value "g" remains "O" and does not change (g). From the OR circuit 0R30, the exclusive OR circuit EXIO
The logical sum of the output value "d" and the output value "g" of the exclusive OR circuit EX20 is output (h).
When the output °h" of R30 falls, the output state of the mechanical switch 5WIO becomes "b".
およびメカニカルスイッチＳＷ２０の出力状態ｅ”を、
それぞれラッチする。その結果、Ｄ型フリップフロップ
ＤＦ１４の出力値′″ｉ°は“０“から“１°に移行し
くｉ）、Ｄ型フリップフロップＤＦ２４の出力値“ｊｏ
は°０゛を維持し続ける（ｊ）。and the output state e” of the mechanical switch SW20,
Latch each. As a result, the output value '''i° of the D-type flip-flop DF14 shifts from "0" to "1 degree i), and the output value "jo
continues to maintain °0゛ (j).
第３図（Ｂ）は、第２図に示したスライド接片１０１お
よび２０１をスライドさせて、メカニカルスイッチ５Ｗ
ＩＯの出力状態″ｂ”とメカニカルスイッチＳＷ２０の
出力状態“ｅ との組み合わせ（ｂ、ｅ）が、（１，０
）から（０，１〉に移行するときの、各部の信号波形を
示したものである。FIG. 3(B) shows the mechanical switch 5W by sliding the slide contact pieces 101 and 201 shown in FIG.
The combination (b, e) of the output state "b" of IO and the output state "e" of mechanical switch SW20 is (1,0
) shows the signal waveform of each part when transitioning from (0, 1>).
第２図に示したスライド接片１０１が電極部１０２に対
して非接触状態になると、メカニカルスイッチＳＷＩ
Ｇの出力状態“ｂｏは、チャタリング状態を経て“１°
から“０°に移行する（ｂ）。When the slide contact piece 101 shown in FIG. 2 comes into a non-contact state with respect to the electrode part 102, the mechanical switch SWI
The G output state "bo" changes to "1°" after passing through a chattering state.
to “0°” (b).
この出力状態°ｂ°は、クロック信号“ａｏの立下がり
でＤ型フリップフロップＤＦＩＩにラッチされる（Ｃ）
。このとき、Ｄ型フリップフロップＤＦＩＩの出力値（
“０°）とＤ型フリップフロップＤＦ１３の出力値（“
１°）とが異なっているため、イクスクルーシブオア回
路ＥＸＩＯの出力値′ｄ”は“１１になる。イクスクル
ーシブオア回路ＥＸＩＯの出力値“ｄｌは、クロック信
号ａ”の２クロック分の期間“１”を保持する（ｄ）。This output state °b° is latched into the D-type flip-flop DFII at the falling edge of the clock signal "ao" (C)
. At this time, the output value of the D-type flip-flop DFII (
“0°) and the output value of the D-type flip-flop DF13 (“
1°), the output value 'd' of the exclusive OR circuit EXIO becomes "11". The output value "dl" of the exclusive OR circuit EXIO holds "1" for a period of two clocks of the clock signal a (d).
一方、スライド接片２０１ （を電極部２０２に接触す
るため、メカニカルスイッチＳＷ２０の出力状態°ｅ°
は、チャタリング状態を経て“０“から“１°に移行す
る（ｅ）。この出力状態“ｅｏは、クロック信゛号“ａ
ｏの立下がりでＤ型フリップフロップＤＦ２１にラッチ
される（ｆ）このとき、Ｄ型フリップフロップＤＦ２１
の出力値（”１” ）とＤ型フリップフロップＤＦ２３
の出力値（“０“）とが異なっているため、イクスクル
ーシプオア回路ＥＸ２０の出力値“ｇ゛は“１１になる
。イクスクルーシブオア回路ＥＸ２０の出力値“ｇ“は
、クロック信号“ａｏの２クロック分の期間“１°を保
持する（ｇ）。オア回路０Ｒ３０からは、イクスクルー
シブオア回路ＥＸＩＯの出力値“ｄ”とイクスクルーシ
ブオア回路ＥＸ２０の出力値“ｇ″との蕩理和が出力さ
れる（ｈ）。Ｄ型フリップフロップＤＦ１４およびＤＦ
２４では、オア回路０Ｒ３０の出力“ｈｏの立下がりで
、メカニカルスイッチ５ＷＩＯの出力状態“ｂ”および
メカニカルスイッチＳＷ２０の出力状態“ｅｏを、それ
ぞれラッチする。その結果、Ｄ型フリップフロップＤＦ
１４の出力値“ｉ”は“１°から“Ｏ”に移行し、Ｄ型
フリップフロップＤＦ２４の出力値°ｊ１は“０”から
°１”に移行する。On the other hand, since the slide contact piece 201 (comes into contact with the electrode part 202), the output state of the mechanical switch SW20 is
transitions from “0” to “1°” through a chattering state (e). This output state “eo” is the clock signal “a”.
At the falling edge of o, the D-type flip-flop DF21 latches (f) At this time, the D-type flip-flop DF21
output value (“1”) and D-type flip-flop DF23
Since the output value "g" of the exclusive OR circuit EX20 is different from "0", the output value "g" of the exclusive OR circuit EX20 becomes "11". The output value "g" of the exclusive OR circuit EX20 maintains "1 degree" for a period of two clocks of the clock signal "ao" (g). The OR circuit 0R30 outputs the sum of the output value "d" of the exclusive OR circuit EXIO and the output value "g" of the exclusive OR circuit EX20 (h). D-type flip-flops DF14 and DF
At step 24, when the output "ho" of the OR circuit 0R30 falls, the output state "b" of the mechanical switch 5WIO and the output state "eo" of the mechanical switch SW20 are latched. As a result, the D-type flip-flop DF
The output value "i" of the D-type flip-flop DF24 shifts from "1" to "O", and the output value "j1" of the D-type flip-flop DF24 shifts from "0" to "1".
第３図（Ｂ）に示した例は、すでに述べたように、メカ
ニカルスイッチ５ＷＩＯの出力状態“ｂ。In the example shown in FIG. 3(B), as already mentioned, the output state of the mechanical switch 5WIO is "b".
とメカニカルスイッチＳＷ２０の出力状態°ｅとの組み
合わせ（ｂ、ｅ）を、（１，０）から（０，１）に移行
させるものである。ところで、Ｄ型フリップフロップＤ
ＦＩＩの出力状態“ＣとＤ型フリップフロップＤＦ２１
の出力状態°ｆ。The combination (b, e) of the output state °e of the mechanical switch SW20 is shifted from (1, 0) to (0, 1). By the way, the D type flip-flop D
FII output state “C and D type flip-flop DF21
output state °f.
との組み合わせ（ｃ、ｆ）を見ると、２クロツクの期間
（０，０）となっている。従って、これらの出力“Ｃｏ
および“ｆ″をそのまま用いると、本来量じてはならな
い組み合わせ（０，０）が過渡的に生じることとなり、
誤信号となって出力されることとなる。そこで、本実施
例ではラッチ信号形成回路ＬＳを設け、メカニカルスイ
ッチ５Ｗ１０およびＳＷ２ Ｇの各出力状態″ｂ”およ
びｅｏが安定した後に、その状態をＤ型フリップフロッ
プＤＦ１４およびＤＦ２４にラッチするようにしたもの
である。従って、メカニカルスイッチ５ＷＩＯおよびＳ
Ｗ２０を同時に操作して、その出力状態が相前後して変
化しても、過渡的に生じる誤信号が最終的に出力される
ことはない。Looking at the combination (c, f), the period (0, 0) is two clocks. Therefore, these outputs “Co
If "f" and "f" are used as they are, a combination (0,0) that should not be measured will occur transiently,
This will result in an erroneous signal being output. Therefore, in this embodiment, a latch signal forming circuit LS is provided, and after the output states "b" and eo of the mechanical switches 5W10 and SW2G become stable, the states are latched to the D-type flip-flops DF14 and DF24. It is something. Therefore, mechanical switches 5WIO and S
Even if the W20s are operated simultaneously and their output states change one after the other, the transiently generated erroneous signal will not be output in the end.
なお、以上説明した実施例では二つのメカニカルスイッ
チで４状態を表す場合について説明したが、三つのメカ
ニカルスイッチで８状態を表す場合等にも適用可能なこ
とは言うまでもない。In the embodiments described above, a case has been described in which four states are represented by two mechanical switches, but it goes without saying that the present invention can also be applied to a case where eight states are represented by three mechanical switches.
［効果］
本発明では、複数のメカニカルスイッチを同時に操作し
たときに過渡的に生じる誤信号が、最終的に出力される
ことがない。従って、スイッチ入力に基くシステムの誤
動作対策に極めて有用なものとなる。[Effects] According to the present invention, an erroneous signal that transiently occurs when a plurality of mechanical switches are operated simultaneously is not ultimately output. Therefore, it is extremely useful as a countermeasure against system malfunctions based on switch input.
第１図は本発明の実施例を示した電気回路図、第２図は
第１図の一部を詳細に示した説明図、第３図は第１図に
示した実施例の動作を表したタイムチャートである。
ＤＦＩＩ、ＤＦ２１・・・検出回路
ＤＦ１４、ＤＦ２４・・・ラッチ回路
ＬＳ・・・・・・ラッチ信号形成回路
以上Fig. 1 is an electric circuit diagram showing an embodiment of the present invention, Fig. 2 is an explanatory diagram showing a part of Fig. 1 in detail, and Fig. 3 shows the operation of the embodiment shown in Fig. 1. This is a time chart. DFII, DF21...Detection circuit DF14, DF24...Latch circuit LS...Latch signal forming circuit or higher
Claims (1)
ルスイッチの状態変化を検出する複数の検出回路と、 上記検出回路で上記メカニカルスイッチの状態変化を検
出してから一定期間経過後にラッチ信号を生じるラッチ
信号形成回路と、 上記ラッチ信号により、上記各メカニカルスイッチの状
態を読込むラッチ回路とからなり、上記ラッチ信号形成
回路は、一定期間内に複数の上記検出回路で上記メカニ
カルスイッチの状態変化が検出されたときには、最後に
上記状態変化が検出されてから一定期間経過後にのみラ
ッチ信号を生じるものである 入力処理回路。[Claims] A plurality of detection circuits are provided corresponding to each mechanical switch and detect a state change of each mechanical switch, and after a certain period of time has elapsed since the detection circuit detects a state change of the mechanical switch The latch signal forming circuit includes a latch signal forming circuit that generates a latch signal, and a latch circuit that reads the state of each of the mechanical switches using the latch signal. When a change in state is detected, the input processing circuit generates a latch signal only after a certain period of time has elapsed since the last time the change in state was detected.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035319A JPH0656945B2 (en) | 1990-02-16 | 1990-02-16 | Input processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2035319A JPH0656945B2 (en) | 1990-02-16 | 1990-02-16 | Input processing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03239011A true JPH03239011A (en) | 1991-10-24 |
| JPH0656945B2 JPH0656945B2 (en) | 1994-07-27 |
Family
ID=12438493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2035319A Expired - Fee Related JPH0656945B2 (en) | 1990-02-16 | 1990-02-16 | Input processing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0656945B2 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5937732A (en) * | 1982-08-25 | 1984-03-01 | Nec Corp | Switch signal detecting circuit |
| JPS63131228U (en) * | 1987-02-13 | 1988-08-26 |
-
1990
- 1990-02-16 JP JP2035319A patent/JPH0656945B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5937732A (en) * | 1982-08-25 | 1984-03-01 | Nec Corp | Switch signal detecting circuit |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0656945B2 (en) | 1994-07-27 |
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