JPH03225967A - 薄膜素子の製造方法 - Google Patents
薄膜素子の製造方法Info
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- JPH03225967A JPH03225967A JP2021500A JP2150090A JPH03225967A JP H03225967 A JPH03225967 A JP H03225967A JP 2021500 A JP2021500 A JP 2021500A JP 2150090 A JP2150090 A JP 2150090A JP H03225967 A JPH03225967 A JP H03225967A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Light Receiving Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、水素化非晶質シリコン等から成る薄膜素子の
製造方法に関する。
製造方法に関する。
［従来の技術］
イメージセンサのフォトダイオードを第２図に示すよう
に、ガラスから成る絶縁基板１と、下部電極２と、Ｎ型
水素化非晶質シリコン膜３（以下、Ｎ型膜と言う）と、
Ｉ型水素化非晶質シリコン膜４（以下、Ｉ型膜と言う）
と、Ｐ型水素化非晶質シリコン膜５（以下、Ｐ型膜と言
う）と、ＩＴＯから成る透明電極即ち上部電極６とで構
成することは公知である。
に、ガラスから成る絶縁基板１と、下部電極２と、Ｎ型
水素化非晶質シリコン膜３（以下、Ｎ型膜と言う）と、
Ｉ型水素化非晶質シリコン膜４（以下、Ｉ型膜と言う）
と、Ｐ型水素化非晶質シリコン膜５（以下、Ｐ型膜と言
う）と、ＩＴＯから成る透明電極即ち上部電極６とで構
成することは公知である。
［発明が解決しようとする課題］
ところで、フォトダイオードを平面形状で四角形又は円
形等にするためには、第２図に示すようにレジスト層７
を設け、ホトリソグラフィ工程でエツチングする。即ち
、上部電極６は例えばウェットエツチング法でエツチン
グし、Ｐ型膜５とＩ型膜４とＮ型膜３とから成る半導体
薄膜部分は例えばドライエツチング法でエツチングする
。エツチングは深さ方向（縦方向）に進むと同時に横方
向にも進むので、上部電極６が半導体薄膜部分から突き
出た状態になる。この上部電極６の突き出た部分６ａが
破線で示すように垂れ下がって下部電極２又は半導体薄
膜部分の側面に接触すると不良が生じる。
形等にするためには、第２図に示すようにレジスト層７
を設け、ホトリソグラフィ工程でエツチングする。即ち
、上部電極６は例えばウェットエツチング法でエツチン
グし、Ｐ型膜５とＩ型膜４とＮ型膜３とから成る半導体
薄膜部分は例えばドライエツチング法でエツチングする
。エツチングは深さ方向（縦方向）に進むと同時に横方
向にも進むので、上部電極６が半導体薄膜部分から突き
出た状態になる。この上部電極６の突き出た部分６ａが
破線で示すように垂れ下がって下部電極２又は半導体薄
膜部分の側面に接触すると不良が生じる。
本発明の目的は、上述のような問題を容易に解決するこ
とができる薄膜素子の製造方法を提供することにある。
とができる薄膜素子の製造方法を提供することにある。
［課題を解決するための手段］
上記目的を達成するための本発明は、半導体薄膜を形成
する工程と、前記半導体薄膜の上に電極層を形成する工
程と、前記電極層の上に所定パターンのレジスト層を形
成する工程と、前記レジスト層をマスクとして前記電極
層をエツチングする第１のエツチング工程と、前記レジ
スト層をマスクとして前記半導体薄膜をエツチングする
第２のエツチング工程と、前記レジスト層をマスクとし
て前記電極層を再度エツチングする第３のエツチング工
程とを備えた薄膜素子の製造方法に係わるものである。
する工程と、前記半導体薄膜の上に電極層を形成する工
程と、前記電極層の上に所定パターンのレジスト層を形
成する工程と、前記レジスト層をマスクとして前記電極
層をエツチングする第１のエツチング工程と、前記レジ
スト層をマスクとして前記半導体薄膜をエツチングする
第２のエツチング工程と、前記レジスト層をマスクとし
て前記電極層を再度エツチングする第３のエツチング工
程とを備えた薄膜素子の製造方法に係わるものである。
［作用コ
上記発明によれば、同一のレジスト層をマスクとして半
導体薄膜のエツチング前と後との両方で電極層をエツチ
ングする。従って、電極層の不要部分を容易に除去する
ことができる。
導体薄膜のエツチング前と後との両方で電極層をエツチ
ングする。従って、電極層の不要部分を容易に除去する
ことができる。
［実施例］
次に、第１図（Ａ）〜（Ｆ）を参照して本発明の実施例
に係わるイメージセンサのフォトダイオードの製造方法
を説明する。
に係わるイメージセンサのフォトダイオードの製造方法
を説明する。
まず、第１図（Ａ）に示すようにガラス基板から成る絶
縁基板１上に上部電［！２と、Ｎ型の水素化非質シリコ
ン膜即ちＮ型膜３と、Ｉ型（真性半導体）の水素化非質
シリコン膜即ちＩ型膜４と、Ｐ型の水素化非質シリコン
膜即ちＰ型膜５と、透明電極即ち上部電極６とを形成し
た。
縁基板１上に上部電［！２と、Ｎ型の水素化非質シリコ
ン膜即ちＮ型膜３と、Ｉ型（真性半導体）の水素化非質
シリコン膜即ちＩ型膜４と、Ｐ型の水素化非質シリコン
膜即ちＰ型膜５と、透明電極即ち上部電極６とを形成し
た。
各部の製造方法を詳しく述べると、上部電′＠２はクロ
ム（Ｃｒ）を膜厚１０００オンゲストロムにスパッタリ
ングすることによって形成した。
ム（Ｃｒ）を膜厚１０００オンゲストロムにスパッタリ
ングすることによって形成した。
Ｎ型膜３、Ｉ型膜４、及びＰ型膜５はグロー放電法によ
り夫々形成した。更に詳細には、Ｎ型膜３はＳｉＨ４、
ＰＨｓ及びＨ２の混合ガスを用いて約３００オングスト
ロームの膜厚に形成し、Ｐ（リン）のドープ量を０．６
％とした。Ｉ型膜４は５ｉ）（４、Ｈ２の混合ガスを用
いて膜厚約５０００オングストロームに形成し、導電型
決定不純物は勿論添加しなかった。Ｐ型膜５はＳｉＨ４
，８２Ｈ６、Ｈ２の混合ガスを用いて膜厚約３００オン
グストロームに形成し、Ｂ（ボロン）のドープ量を０．
６％とした。
り夫々形成した。更に詳細には、Ｎ型膜３はＳｉＨ４、
ＰＨｓ及びＨ２の混合ガスを用いて約３００オングスト
ロームの膜厚に形成し、Ｐ（リン）のドープ量を０．６
％とした。Ｉ型膜４は５ｉ）（４、Ｈ２の混合ガスを用
いて膜厚約５０００オングストロームに形成し、導電型
決定不純物は勿論添加しなかった。Ｐ型膜５はＳｉＨ４
，８２Ｈ６、Ｈ２の混合ガスを用いて膜厚約３００オン
グストロームに形成し、Ｂ（ボロン）のドープ量を０．
６％とした。
透明電極６は電子ビーム蒸着法によりＩＴＯ（酸化イン
ジウムスズ）を膜厚９００オンダストロームに蒸着する
ことによって得な。なお、上部電ｆｉ２、Ｎ型８３、Ｉ
型膜４、Ｐ型膜５、透明電極６のパターンニングは同時
に行った。
ジウムスズ）を膜厚９００オンダストロームに蒸着する
ことによって得な。なお、上部電ｆｉ２、Ｎ型８３、Ｉ
型膜４、Ｐ型膜５、透明電極６のパターンニングは同時
に行った。
次に、上部電極６の上に開口８を有する所定パターンの
レジスト層７を設けた。
レジスト層７を設けた。
次に、レジスト層７をマスクとして上部電＠６をウェッ
トエツチング法によって第１図（Ｂ）に示すようにエツ
チングした。なお、このウェットエツチングは、水３５
０ｃｃ、硫酸１５０ｃｃを混合してＩＴＯエッチャント
とし、７０℃のＩＴＯエッチャント中に５分間第１図（
Ａ＞に示すものを浸漬することによって行った。
トエツチング法によって第１図（Ｂ）に示すようにエツ
チングした。なお、このウェットエツチングは、水３５
０ｃｃ、硫酸１５０ｃｃを混合してＩＴＯエッチャント
とし、７０℃のＩＴＯエッチャント中に５分間第１図（
Ａ＞に示すものを浸漬することによって行った。
次に、Ｐ型膜５、Ｉ型膜４、Ｎ型膜３から成る半導体薄
膜部分をドライエツチング法によって第１図（Ｃ）に示
すようにエツチングした。なお、このドライエツチング
は、ＣＦ ４及び０２５％の混合ガスをドライエツチン
グ装置に導入し、圧力Ｑ、６ｔｏｏｒに保持し、高周波
電力１００Ｗを４分間印加することによって行った。こ
の半導体薄膜部分のエツチングは深さ方向（ｍ方向）に
進行すると同時に横方向にも進行する。この結果、上部
電極６の側方突出部６ａが生じる。
膜部分をドライエツチング法によって第１図（Ｃ）に示
すようにエツチングした。なお、このドライエツチング
は、ＣＦ ４及び０２５％の混合ガスをドライエツチン
グ装置に導入し、圧力Ｑ、６ｔｏｏｒに保持し、高周波
電力１００Ｗを４分間印加することによって行った。こ
の半導体薄膜部分のエツチングは深さ方向（ｍ方向）に
進行すると同時に横方向にも進行する。この結果、上部
電極６の側方突出部６ａが生じる。
次に、レジスト層７をマスクとして再び上部電＠６をウ
ェットエツチング法で第１図（Ｄ）に示すように２μｍ
程度エツチングし、突出部６ａを除去した。このエツチ
ングは、前述と同様の７０℃のＩＴＯエッチャントに７
分間浸漬することによって行った。これにより、上部電
極６と下部電極２との接触が防止される。
ェットエツチング法で第１図（Ｄ）に示すように２μｍ
程度エツチングし、突出部６ａを除去した。このエツチ
ングは、前述と同様の７０℃のＩＴＯエッチャントに７
分間浸漬することによって行った。これにより、上部電
極６と下部電極２との接触が防止される。
次に、レジスト層７を除去して第１図（Ｅ）のように分
離された複数のフォトダイオードを得、更に、■型膜か
ら成る眉間絶縁膜９を第１図（Ｆ）に示すように形成し
な。即ち、層間絶縁膜９はＳｉＨ４とＨ２の不純物ノン
ドープの混合カスを用いて約１μｍの膜厚に形成し、そ
の後パターンニンクを行うことによって得た。
離された複数のフォトダイオードを得、更に、■型膜か
ら成る眉間絶縁膜９を第１図（Ｆ）に示すように形成し
な。即ち、層間絶縁膜９はＳｉＨ４とＨ２の不純物ノン
ドープの混合カスを用いて約１μｍの膜厚に形成し、そ
の後パターンニンクを行うことによって得た。
なお、図示はされていないが、上部電極６に接続された
引き出し電極を形成してイメージセンサを完成させる。
引き出し電極を形成してイメージセンサを完成させる。
［変形例］
本発明は上述の実施例に限定されるものでなく、例えば
次の変形が可能なものである。
次の変形が可能なものである。
（１） 下部電極２の上にＰ型膜、Ｉ型膜、Ｎ型膜を順
に設けることかできる。
に設けることかできる。
（２） フォトダイオードとこのフォトダイオードを他
の回路から分離するためのブロッキングタイオードとの
組み合わせを含む薄膜回路にも適用可能である。
の回路から分離するためのブロッキングタイオードとの
組み合わせを含む薄膜回路にも適用可能である。
（３） ダイオードマトリックス型液晶デイスプレィの
ダイオードの形成等にも適用可能である。
ダイオードの形成等にも適用可能である。
［発明の効果］
上述のように、本発明によれば、同一のマスクを使用し
て電極のエツチングと半導体薄膜のエツチングと電極の
突出部分のエツチングとを行うので、電極の突出部分を
容易に除去し、これによる弊害を防止することができる
。
て電極のエツチングと半導体薄膜のエツチングと電極の
突出部分のエツチングとを行うので、電極の突出部分を
容易に除去し、これによる弊害を防止することができる
。
第１図（Ａ）〜（Ｆ）は本発明の実施例のフォトダイオ
ードの製造方法を工程順に示す断面図、第２図は従来方
法によるフォトダイオードの問題点を説明するための断
面図である。 ２・・・下部電極、３・・・Ｎ型膜、４・・・Ｉ型膜、
５・・・Ｐ型膜、６・・・上部電極、７・・・レジスト
層。
ードの製造方法を工程順に示す断面図、第２図は従来方
法によるフォトダイオードの問題点を説明するための断
面図である。 ２・・・下部電極、３・・・Ｎ型膜、４・・・Ｉ型膜、
５・・・Ｐ型膜、６・・・上部電極、７・・・レジスト
層。
Claims (1)
- 【特許請求の範囲】 半導体薄膜を形成する工程と、 前記半導体薄膜の上に電極層を形成する工程と、前記電
極層の上に所定パターンのレジスト層を形成する工程と
、 前記レジスト層をマスクとして前記電極層をエッチング
する第１のエッチング工程と、 前記レジスト層をマスクとして前記半導体薄膜をエッチ
ングする第２のエッチング工程と、前記レジスト層をマ
スクとして前記電極層を再度エッチングする第３のエッ
チング工程と を備えた薄膜素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021500A JPH03225967A (ja) | 1990-01-31 | 1990-01-31 | 薄膜素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021500A JPH03225967A (ja) | 1990-01-31 | 1990-01-31 | 薄膜素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03225967A true JPH03225967A (ja) | 1991-10-04 |
Family
ID=12056691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021500A Pending JPH03225967A (ja) | 1990-01-31 | 1990-01-31 | 薄膜素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03225967A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019149542A (ja) * | 2018-02-26 | 2019-09-05 | パナソニックＩｐマネジメント株式会社 | 光電変換素子、およびその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60194584A (ja) * | 1984-03-16 | 1985-10-03 | Hitachi Ltd | 光電変換装置の製造方法 |
| JPS62132368A (ja) * | 1985-12-04 | 1987-06-15 | Nec Corp | 多層膜のエツチング方法 |
-
1990
- 1990-01-31 JP JP2021500A patent/JPH03225967A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60194584A (ja) * | 1984-03-16 | 1985-10-03 | Hitachi Ltd | 光電変換装置の製造方法 |
| JPS62132368A (ja) * | 1985-12-04 | 1987-06-15 | Nec Corp | 多層膜のエツチング方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2019149542A (ja) * | 2018-02-26 | 2019-09-05 | パナソニックＩｐマネジメント株式会社 | 光電変換素子、およびその製造方法 |
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