JPH0322477A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0322477A JPH0322477A JP1157607A JP15760789A JPH0322477A JP H0322477 A JPH0322477 A JP H0322477A JP 1157607 A JP1157607 A JP 1157607A JP 15760789 A JP15760789 A JP 15760789A JP H0322477 A JPH0322477 A JP H0322477A
- Authority
- JP
- Japan
- Prior art keywords
- digit line
- semiconductor device
- type
- capacitive load
- sram
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 238000009792 diffusion process Methods 0.000 claims description 5
- 238000002955 isolation Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に全面敷詰め型のＣＭ
ＯＳゲートアレイを有する半導体装置に関する。
ＯＳゲートアレイを有する半導体装置に関する。
従来のゲートアレイ方式の半導体装置は、第４図に示す
様に、２組のｐ型ＭＯＳとｎ型ＭＯＳにより構成されて
いるもののほかに第５図及び第６図に示す様な、ｐ型Ｍ
ＯＳ，ｎ型ＭＯ３２組のほかに４ヶのｎ型ＭＯＳを有す
るものがある。
様に、２組のｐ型ＭＯＳとｎ型ＭＯＳにより構成されて
いるもののほかに第５図及び第６図に示す様な、ｐ型Ｍ
ＯＳ，ｎ型ＭＯ３２組のほかに４ヶのｎ型ＭＯＳを有す
るものがある。
しかし、上述した半導体装置の内部セルにより、構成さ
れたＳＲＡＭのメモリセルは、隣接するメモリセル間で
、ディジット線とコンタクトをとる拡散層が共有されて
７ いためディジット線に対する容量負荷が大きく、動
作」ニアクセス時間が遅くなるという欠点がある。
れたＳＲＡＭのメモリセルは、隣接するメモリセル間で
、ディジット線とコンタクトをとる拡散層が共有されて
７ いためディジット線に対する容量負荷が大きく、動
作」ニアクセス時間が遅くなるという欠点がある。
本発明の内部セルは、ロジックを構戒するためのｐチャ
ネル及びｎチャネルの２組のＭＯＳトランジスタの外側
にそれぞれ２ヶずつｎ型ＭＯＳ｝ランジスタを有してい
る。
ネル及びｎチャネルの２組のＭＯＳトランジスタの外側
にそれぞれ２ヶずつｎ型ＭＯＳ｝ランジスタを有してい
る。
第１図は本発明の一実施例の内部セルのレイアウト図で
ある。ｘ−ｘ’線に対称な２セルの内部セルを表わして
いる。第２図は本発明の半導体装置を使用してデュアル
ボートのＳＲＡＭのＸメモリセルを構成したレイアウト
図、第３図は第２図のメモリセルの等価回路図である，
図に示す様にディジット線に対するトランスファーゲー
トを構戒するトランジスタは、２セル間で共有している
。
ある。ｘ−ｘ’線に対称な２セルの内部セルを表わして
いる。第２図は本発明の半導体装置を使用してデュアル
ボートのＳＲＡＭのＸメモリセルを構成したレイアウト
図、第３図は第２図のメモリセルの等価回路図である，
図に示す様にディジット線に対するトランスファーゲー
トを構戒するトランジスタは、２セル間で共有している
。
このためディジット線の容量負荷は軽くなる。
以上説明したように本発明は、隣接するセル間でディジ
ット線に対する拡散層及びコンタクトを共通する事によ
り、ディジット線の容量負荷を減少させ、ＳＲＡＭの高
速動作が可能になるという効果がある。
ット線に対する拡散層及びコンタクトを共通する事によ
り、ディジット線の容量負荷を減少させ、ＳＲＡＭの高
速動作が可能になるという効果がある。
第１図は本発明の一実施例の内部セルのレイアウト図、
第２図は本発明の半導体装置を使用してＳＲＡＭのメモ
リセルを構戒したレイアウト図、第３図は第２図のメモ
リセルの等価回路図、第４図及び第５図は従来の半導体
装置の第１及び第２の例を示すレイアウト図、第６図は
第５図のメモリセルの等価回路図である。 １・・・内部セル、２・・・ｐ＋型拡散層、３・・・ｎ
＋型拡散層、４・・・ｎ＋型基板コンタクト、５・・・
ｐ＋型基板コンタクト、６・・・ワード線、７・・・デ
ィジット線、８・・・ゲート電極。
第２図は本発明の半導体装置を使用してＳＲＡＭのメモ
リセルを構戒したレイアウト図、第３図は第２図のメモ
リセルの等価回路図、第４図及び第５図は従来の半導体
装置の第１及び第２の例を示すレイアウト図、第６図は
第５図のメモリセルの等価回路図である。 １・・・内部セル、２・・・ｐ＋型拡散層、３・・・ｎ
＋型拡散層、４・・・ｎ＋型基板コンタクト、５・・・
ｐ＋型基板コンタクト、６・・・ワード線、７・・・デ
ィジット線、８・・・ゲート電極。
Claims (1)
- 全面敷詰め型のＣＭＯＳゲートアレイ方式の半導体装置
において、同一の分離領域内に設けた隣接する２セルの
ディジット線に対するトランスファーゲート及び共有し
て設けた前記ディジット線に対する拡散層及びコンタク
トを有するＳＲＡＭ用のメモリセルを含むことを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157607A JPH0322477A (ja) | 1989-06-19 | 1989-06-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157607A JPH0322477A (ja) | 1989-06-19 | 1989-06-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0322477A true JPH0322477A (ja) | 1991-01-30 |
Family
ID=15653425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1157607A Pending JPH0322477A (ja) | 1989-06-19 | 1989-06-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0322477A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012074731A (ja) * | 2011-12-07 | 2012-04-12 | Renesas Electronics Corp | 半導体集積回路 |
-
1989
- 1989-06-19 JP JP1157607A patent/JPH0322477A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012074731A (ja) * | 2011-12-07 | 2012-04-12 | Renesas Electronics Corp | 半導体集積回路 |
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