JPH0322142A - Interruption control device for microprocessor - Google Patents
Interruption control device for microprocessorInfo
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- JPH0322142A JPH0322142A JP15776389A JP15776389A JPH0322142A JP H0322142 A JPH0322142 A JP H0322142A JP 15776389 A JP15776389 A JP 15776389A JP 15776389 A JP15776389 A JP 15776389A JP H0322142 A JPH0322142 A JP H0322142A
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- 238000000034 method Methods 0.000 description 1
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマイクロプロセッサの割込みをその優先度にし
たがって処理するマイクロプロセッサの割込み制御装置
に関するものであも
従来の技術
従来の装置としては 例えば特開昭６３−２３８６３０
号公報に示されていも 第４は 第５図はこの従来のマ
イクロプロセッサの割込み制御装置の構戒を示すブロッ
ク図であり、 １は割込み制御回路℃２はマイクロプロ
セッサであも そして第５図はマイクロプロセッサ２の
内部構戒を示すブロック図で４は入力された割込み要求
優先度が受付けられる最低の優先度を保持する制御レジ
ス久 １１は割込み制御回路ｌから出力される割込み要
求の優先度を保持する割込み優先度レジス久 ９は割込
み優先度レジスタ１ｌの出力する優先度と制御レジスタ
の出力する優先度を比較し要求された割込み優先度を受
付けるか否かを判定する比較回息ｌ２は割込み優先度レ
ジスタ１１の出力する優先度から割込み要求が発生した
か否かを判定する割込み有無検出回ＩＫ １３は比較
回路９と割込み有無検出回路９の出力する優先度から発
生割込みが受付けられない優先度の場合割込み優先度不
足信号を割込み制御回路１に出力し 受付けられる優先
度の場合割込み発生信号をマイクロプロセッサ制御部に
出力する割込み信号発生回路であも以上のように構威さ
れた従来のマイクロプロセッサの割込み制御装置におい
て（上 複数の割込み要求を受ける割込み制御回路１は
優先度最大の割込みの割込み優先度をマイクロプロセッ
サ２に出力するマイクロプロセッサ２の内部ではまず割
込み優先度を割込み優先度レジスタ１１に保持すん続い
て保持した割込み優先度が受付けられる優先度か否かを
比較回路９が制御レジスタ４からの出力される優先度と
比較し判定し受付けられる割込み優先度の場合は割込み
信号発生回路ｌ３に信号を出力すも また割込み信号発
生回路１３は比較回路９の出力値と割込み有無検出回路
ｌ２の割込み要求が発生しているか否かを示す出力信号
を入力し発生した割込み優先度が受付けられる優先度な
らマイクロプロセッサ制御部に割込み発生信号を出力し
受付けられない優先度なら割込み制御回路１に割込み
優先度不足信号を出力し改めて優先度が最大の割込み優
先度を発生させも次に第７図に示すタイミングチャート
を参照して説明すも 複数の割込み要求信号が割込み制
御回路１に与えられると割込み制御回路１はその中で最
も優先度の高い割込み要求信号を選択し その優先度を
示す信号を第７図に示すようにクロック信号に同期して
マイクロプロセッサ２の割込み優先度レジスタ１１に保
持させも 保持された割込み優先度は比較回路９に与え
られるとともに割込み有無検出回路ｌ２によって検出さ
れ割込み優先度信号が出力されていることが割込み信号
発生回路１３に示され＆ −Ｘ 割込み優先度信号
は比較回路９によって制御レジスタ４内の最低割込み優
先度と比較され 割込み優先度信号の値が最低割込み優
先度より優先度が低いと割込み処理は行なわれ哄 割込
み優先度不足信号が割込み制御回路１に与えられも 割
込み制御回路ｌは割込み優先度不足信号を入力すると、
第７図に示すようにこの時点で割込み制御回路１に与え
られている最も優先度の高い割込み要求信号の割込み優
先度を改めて選択し割込み優先度レジスタ１ｌに保持さ
せも
発明が解決しようとする課題
しかしながら上記のような構或でＣ上 受付け可能な
割込み優先度が１度入力されるとそれ以上の優先度を持
った割込みが入力されても既に入力された割込みの処理
が終了するまでより高い優先度を持つ割込みの処理は受
付けられず、リアルタイム性に欠けるという問題点と、
また上記のようなマイクロプロセッサでは第６図に示す
構或のシステムつまり割込みを要求する複数のリソース
はＣＰＵボードのフラグに割込み優先度を書込むことに
より割込み要求をするシステムでマイクロプロセッサに
入力される割込み優先度が常時変化する可能性のあるシ
ステムでは割込み制御回路に発生した割込みを管理する
機能を設けなければならず割込み制御回路が複雑になる
という問題点を有していｔも
本発明はかかる点に鑑へ 割込み要求をその優先度に従
ってリアルタイムに実行処理することが可能で割込み制
御回路も容易に構或可能なマイクロプロセッサの割込み
制御装置を提供することを目的とすも
課題を解決するための手段
本発明は上記目的を達戒するために割込み優先度ととも
に入力される割込み要求を入力とし 前記割込み要求が
受付けられる最低の優先度を保持する制御レジスタと、
書替え信号によって前記割込み要求中最高の優先度をも
つ割込み要求の割込み優先度を保持する最高割込み要求
優先度レジスタと、前記割込み要求の優先度と前記制御
レジス夕の出力する優先度と前記最高割込み要求優先度
レジスタの出力する優先度を入力とし前記割込み要求優
先度もしくは前記最高割込み要求優先度レジスタの出力
する優先度が前記制御レジスタの出力する優先度より高
い優先度である場合マイクロプロセッサ制御部に割込み
発生信号を出力する第一の比較手段と、前記入力された
割込み要求の優先度と前記最高割込み要求優先度レジス
タの出力する優先度を入力とし前記入力された割込み要
求の優先度が前記最高割込み要求優先度レジスタの出力
する優先度より高い優先度である場合前記最高割込み要
求優先度レジスタに書替え信号を出力する第二の比較手
段とを備えたマイクロプロセッサの割込み制御装置であ
ム
さらに比較手段を一個にするため前記割込み要求の優先
度を割込み発生信号により保持する最高割込み要求優先
度レジスタと、前記制御レジスタと前記最高割込み要求
優先度レジスタの出力する優先度を入力し前記最高割込
み要求優先度レジスタに有効な優先度が保持されるまで
前記制御レジスタの出力する優先度を選択し前記最高割
込み要求優先度レジスタに有効な優先度が保持されたら
その割込み処理が終了するまで前記最高割込み要求優先
度レジスタの出力する優先度を選択し続ける選択手段を
設けるとよｂ〜
作 用
本発明は前記した手段において（友 第一の比較手段で
は入力された割込み要求の優先度と制御レジスタの出力
する優先度と最高割込み優先度レジスタの出力する優先
度とを入力し前記割込み要求優先度あるいは最高割込み
優先度レジスタの出力する優先度が制御レジスタの出力
する優先度より高い優先度の場合マイクロプロセッサ制
御部に割込みが発生したことを示す信号を出力し割込み
処理が実行されも 一方第二の比較手段では前記割込み
要求の優先度が前記最高割込み優先度レジスタの出力す
る優先度より高い優先度の場合最高割込み優先度レジス
タに前記割込み要求の優先度を保持させるようにして常
に最高割込み優先度レジスタには入力された割込み優先
度中最高の優先度を保持させていも
実施例
第１は 第２図は本発明のマイクロプロセッサの割込み
制御装置の構或図である。第１図においてｌは複数の割
込み要求から常時優先度最犬の割込みを選択しその割込
み優先度を出力する割込み制御回舷 ２はマイクロプロ
セッサであも 第２図はマイクロブロッセサ２の内部構
或を示す第一の実施例で、 ３は割込み制御回路ｌが出
力する割込み優先度の同期をとる同期レジス久 ４は入
力される割込み優先度が受付けられる最低優先度を保持
している制御レジス久 ５は同期レジスタ３に保持され
た割込み優先度を制御信号に従って保持する最高割込み
優先度レジス久 ６は同期レジスタ３の出力する優先度
と制御レジスタ４の出力する優先度と最高割込み優先度
レジスタ５の出力する優先度を入力とし 同期レジスタ
３の出力する優先度もしくは最高割込み優先度レジスタ
５の出力する優先度が制御レジスタ４の出力する優先度
より高い優先度の場合割込み発生信号を出力する第一の
比較＃ ７は同期レジスタ３の出力する優先度と最高割
込み優先度レジスタ５の出力する優先度を入力とし 同
期レジスタ３の出力する優先度が最高割込み優先度レジ
スタ５の出力する優先度より高い優先度の場合最高割込
み優先度レジスタ５に書替え信号を出力する第二の比較
沫 ８はマイクロプロセッサ制御部であも
以上のように構威された第一の実施例について、以下そ
の動作を説明すも 複数の割込み要求を受ける割込み制
御回路１は常時優先度最大の割込みの割込み優先度をマ
イクロプロセッサ２に出力しマイクロプロセッサ２の内
部では入力された割込み優先度をクロック信号に同期す
る同期レジスタ３に保持する。第一の比較器６は同期レ
ジスタ３に保持された割込み優先度あるいは最高割込み
優先度レジスタ５の出力する優先度が受付けられる優先
度であるか否かを制御レジスタ４の出力する優先度から
判定しマイクロプロセッサ制御部８に割込み発生信号を
出力すも 一方第二の比較器７は同期レジスタ３に保持
された割込み優先度が以前に発生している割込み優先度
以上の優先度か否かを最高割込み優先度レジスタ５の出
力する優先度から判定し 同期レジスタ３に保持された
割込み優先度が以前に発生している割込み優先度より高
い優先度の場合最高割込み優先度レジスタ５に書替え信
号を出力すも またマイクロプロセッサ制御部８は新に
優先度の高い割込みを受付けることか可能な場合には最
高割込み優先度レジスタ５に書替え許可信号を出力し
受付けた割込みの処理を実行した後最高割込み優先度レ
ジスタ５にクリア信号を出力すも そして最高割込み優
先度レジスタ５はマイクロプロセッサ制御部８からクリ
ア信号を入力されると割込み要求が発生していない状態
になり、マイクロプロセッサ制御部８からの書替え許可
信号と第二の比較器７からの書替え信号がともにアクテ
ィブになった時同期レジスタ３が出力する優先度を保持
すん
次に第８図に示すタイミングチャートを参照して説明す
も 複数の割込み要求信号が割込み制御回路ｌに与えら
れると割込み制御回路１は常時その中で最も優先度の高
い割込み要求信号を選択しその優先度を示す信号を第８
図に示すように同期レジスタ３に出力すも 同期レジス
タ３はクロック信号に同期して割込み優先度を保持すん
第一の比較器６は保持された割込み優先度と制御レジ
スタ４の出力する優先度と最高割込み優先度レジスタ５
の出力する優先度を入力し同期レジスタ３の出力する割
込み優先度あるいは最高割込み優先度レジスタ５の出力
する割込み優先度が制御レジスタ４の出力する優先度よ
り高い優先度の場合割込み発生信号をマイクロプロセッ
サ制御部７に出力すも 一方第二の比較器７は同期レジ
スタ３の出力する優先度と最高割込み優先度レジスタ５
の出力する優先度を入力し同期レジスタ３の出力する優
先度が最高割込み優先度レジスタ５の出力する優先度よ
り高い優先度の場合最高割込み優先度レジスタ５に書替
え信号を出力すも 最高割込み優先度レジスタ５はこの
書替え信号とマイクロプロセッサ制御部７が出力する書
替え許可信号が共にアクティブの時第８図に示すように
値を変更す第３図はマイクロプロッセサ２の内部構戒を
示す第二の実施例で１０は制御レジスタ４の出力する優
先度と最高割込み優先度レジスタ５の出力する優先度を
入力し最高割込み優先度レジスタ５に有効な優先度が書
き込まれるまでは制御レジスタの出力する優先度を選択
し割込み優先度レジスタ５に有効な優先度が書き込まれ
るたら割込み優先度レジスタ５の出力する優先度を選択
する選択回路玄 ９は選択回路１０の出力する優先度と
同期レジスタ３の出力する優先度を入力し 同期レジス
タ３の出力する優先度が選択回路ｌＯの出力する優先度
より高い優先度の場合割込み発生信号を出力する比較器
であも
以上のように構戊された第二の実施例について、以下そ
の動作を説明すも 複数の割込み要求を受ける割込み制
御回路１は常時優先度最犬の割込みの割込み優先度をマ
イクロプロセッサ２に出力しマイクロプロセッサ２の内
部では入力された割込み優先度をクロック信号に同期す
る同期レジスタ３に保持されも 一方選択回路８は最高
割込み優先度レジスタ５に有効な優先度が保持されるま
で制御レジスタ４の出力する優先度を選択し続Ｃナ、最
高割込み優先度レジスタ５に有効な優先度が保持された
ら最高割込み優先度レジスタ５の出力する優先度を選択
し続けも 比較器９は同期レジスタ３の出力する優先度
が選択回路ｌＯの出力する優先度より優先度が高い場合
割込み発生信号をマイクロプロセッサ制御部７と最高割
込み優先度レジスタ５に出力すも またマイクロプロセ
ッサ制御部７は新に優先度の高い割込みを受付けること
が可能な場合には優先度レジスタ５に書替え許可信号を
出力し 受付けた割込みの処理を実行した後最高割込み
優先度レジスタ５にクリア信号を出力すも そして最高
割込み優先度レジスタ５はマイクロプロセッサ制御部８
からクリア信号を入力されると割込み要求が発生してい
ない状態になり、マイクロプロセッサ制御部８からの書
替え許可信号と比較器９からの割込み発生信号がともに
アクティブになった時同期レジスタ３が出力する優先度
を保持する。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application The present invention relates to a microprocessor interrupt control device that processes microprocessor interrupts according to their priorities. 63-238630
4 is a block diagram showing the structure of this conventional microprocessor interrupt control device, 1 is an interrupt control circuit, 2 is a microprocessor, and FIG. 1 is a block diagram showing the internal structure of the microprocessor 2. 4 is a control register holding the lowest priority level at which the input interrupt request priority can be accepted. 11 is the priority level of the interrupt request output from the interrupt control circuit 1. The interrupt priority register 9 holds the interrupt priority register 1l and the control register output priority, and the comparison register 12 determines whether or not to accept the requested interrupt priority. An interrupt presence/absence detection circuit IK 13 determines whether or not an interrupt request has occurred based on the priority output from the interrupt priority register 11. An interrupt detection circuit IK 13 indicates that the generated interrupt cannot be accepted based on the priority output from the comparator circuit 9 and the interrupt presence/absence detection circuit 9. Conventionally, the interrupt signal generation circuit is configured as described above, which outputs an interrupt priority insufficient signal to the interrupt control circuit 1 when the priority is high, and outputs an interrupt generation signal to the microprocessor control section when the priority is acceptable. In the microprocessor interrupt control device (above), the interrupt control circuit 1 that receives multiple interrupt requests outputs the interrupt priority of the interrupt with the highest priority to the microprocessor 2. The comparison circuit 9 determines whether or not the held interrupt priority is an accepted priority by comparing it with the priority output from the control register 4. If the interrupt priority is accepted, the interrupt is The interrupt signal generating circuit 13 outputs a signal to the signal generating circuit l3.The interrupt signal generating circuit 13 also inputs the output value of the comparator circuit 9 and the output signal indicating whether or not an interrupt request is generated from the interrupt presence detection circuit l2, and gives priority to the generated interrupt. If the priority is such that it can be accepted, an interrupt generation signal is output to the microprocessor control unit.If the priority is not accepted, an interrupt priority insufficient signal is output to the interrupt control circuit 1, and the interrupt with the highest priority is generated again. Next, as explained with reference to the timing chart shown in FIG. 7, when multiple interrupt request signals are given to the interrupt control circuit 1, the interrupt control circuit 1 selects the interrupt request signal with the highest priority among them. The signal indicating the priority level can be held in the interrupt priority register 11 of the microprocessor 2 in synchronization with the clock signal as shown in FIG. The interrupt priority signal is detected by l2 and the output of the interrupt priority signal is indicated to the interrupt signal generation circuit 13. The interrupt priority signal is compared with the lowest interrupt priority in the control register 4 by the comparison circuit 9. If the signal value has a lower priority than the lowest interrupt priority, interrupt processing will not be performed.
As shown in FIG. 7, the invention attempts to solve the problem by reselecting the interrupt priority of the highest priority interrupt request signal given to the interrupt control circuit 1 at this point and holding it in the interrupt priority register 1l. However, the problem with the above structure is that once an acceptable interrupt priority is input, even if an interrupt with a higher priority is input, the processing of the interrupt that has already been input is completed. The problem is that processing of interrupts with high priority is not accepted, and real-time performance is lacking.
Furthermore, in the above-mentioned microprocessor, the system shown in FIG. 6 is such that multiple resources requesting an interrupt are input to the microprocessor by writing an interrupt priority to a flag on the CPU board. In a system where the interrupt priority level may change at any time, the interrupt control circuit must be provided with a function to manage the generated interrupts, making the interrupt control circuit complicated. In view of this, it is an object of the present invention to provide an interrupt control device for a microprocessor that is capable of processing interrupt requests in real time according to their priorities and whose interrupt control circuit can be easily configured. Means for achieving the above object In order to achieve the above object, the present invention includes a control register that receives an input interrupt request together with an interrupt priority level and holds the lowest priority level at which the interrupt request can be accepted.
A highest interrupt request priority register that holds the interrupt priority of the interrupt request with the highest priority among the interrupt requests by a rewrite signal, the priority of the interrupt request, the priority output from the control register, and the highest interrupt. A microprocessor control unit that receives as input the priority output from the request priority register and when the interrupt request priority or the priority output from the highest interrupt request priority register is a higher priority than the priority output from the control register. a first comparing means for outputting an interrupt generation signal to the input interrupt request; and inputting the priority of the input interrupt request and the priority output from the highest interrupt request priority register; and second comparison means for outputting a rewriting signal to the highest interrupt request priority register when the priority is higher than the priority output from the highest interrupt request priority register. In order to reduce the number of comparing means to one, the highest interrupt request priority register which holds the priority of the interrupt request according to the interrupt generation signal, the priority output from the control register and the highest interrupt request priority register are input, and the highest interrupt The priority output from the control register is selected until a valid priority is held in the request priority register, and when a valid priority is held in the highest interrupt request priority register, the highest priority is selected until the interrupt processing is completed. It is preferable to provide a selection means for continuously selecting the priority level output from the interrupt request priority register. and the priority output from the highest interrupt priority register, and if the interrupt request priority or the priority output from the highest interrupt priority register is higher than the priority output from the control register. Although a signal indicating that an interrupt has occurred is output to the microprocessor control unit and interrupt processing is executed, the second comparing means indicates that the priority of the interrupt request is higher than the priority output from the highest interrupt priority register. In the first embodiment, the priority of the interrupt request is held in the highest interrupt priority register, and the highest priority among the input interrupt priorities is always held in the highest interrupt priority register. Fig. 2 is a block diagram of an interrupt control device for a microprocessor according to the present invention. In Fig. 1, l is an interrupt control that always selects the interrupt with the highest priority from a plurality of interrupt requests and outputs the interrupt priority. 2 is a microprocessor. Figure 2 shows a first embodiment of the internal structure of the microprocessor 2. 3 is a synchronization register for synchronizing the interrupt priorities output by the interrupt control circuit 1. 4 5 is a control register that holds the lowest priority level at which input interrupt priorities can be accepted. 5 is a highest interrupt priority register that holds the interrupt priority held in the synchronization register 3 according to the control signal. 6 is a synchronization register 3. The priority output from the synchronization register 3 or the priority output from the highest interrupt priority register 5 is input. The first comparison #7, which outputs an interrupt generation signal if the priority is higher than the priority output from the control register 4, takes as input the priority output from the synchronization register 3 and the priority output from the highest interrupt priority register 5. If the priority output from the synchronization register 3 is higher than the priority output from the highest interrupt priority register 5, a second comparison signal 8 is used to output a rewrite signal to the highest interrupt priority register 5. The operation of the first embodiment configured as described above will be explained below.The interrupt control circuit 1, which receives multiple interrupt requests, always sends the interrupt priority of the interrupt with the highest priority to the microprocessor 2. Inside the microprocessor 2, the input interrupt priority is held in a synchronization register 3 that is synchronized with the clock signal. The first comparator 6 determines whether the interrupt priority held in the synchronization register 3 or the priority output from the highest interrupt priority register 5 is a priority that can be accepted, based on the priority output from the control register 4. and outputs an interrupt generation signal to the microprocessor control unit 8. Meanwhile, the second comparator 7 determines whether the interrupt priority held in the synchronization register 3 is higher than the previously generated interrupt priority. Judging from the priority output from the highest interrupt priority register 5, if the interrupt priority held in the synchronization register 3 is higher than the previously generated interrupt priority, a rewrite signal is sent to the highest interrupt priority register 5. Output Also, the microprocessor control unit 8 outputs a rewrite permission signal to the highest interrupt priority register 5 if it is possible to accept a new high priority interrupt.
After processing the accepted interrupt, a clear signal is output to the highest interrupt priority register 5, but when the highest interrupt priority register 5 receives a clear signal from the microprocessor control unit 8, no interrupt request has occurred. When the rewrite permission signal from the microprocessor control unit 8 and the rewrite signal from the second comparator 7 are both activated, the synchronization register 3 maintains the priority output as shown in FIG. As explained with reference to a timing chart, when multiple interrupt request signals are given to the interrupt control circuit 1, the interrupt control circuit 1 always selects the interrupt request signal with the highest priority among them and outputs a signal indicating the priority. 8th
As shown in the figure, the synchronization register 3 holds the interrupt priority in synchronization with the clock signal.The first comparator 6 outputs the held interrupt priority and the priority output from the control register 4. and highest interrupt priority register 5
If the interrupt priority output from the synchronization register 3 or the highest interrupt priority register 5 is higher than the priority output from the control register 4, the interrupt generation signal is On the other hand, the second comparator 7 outputs the priority output from the synchronization register 3 and the highest interrupt priority register 5.
If the priority output from synchronization register 3 is higher than the priority output from highest interrupt priority register 5, a rewrite signal is output to highest interrupt priority register 5. Highest interrupt priority When this rewrite signal and the rewrite permission signal output by the microprocessor control unit 7 are both active, the degree register 5 changes its value as shown in FIG. 8. FIG. In the second embodiment, 10 inputs the priority output from the control register 4 and the priority output from the highest interrupt priority register 5, and outputs the control register until a valid priority is written to the highest interrupt priority register 5. When a valid priority is written to the interrupt priority register 5, the selection circuit 9 selects the priority to be output from the interrupt priority register 5. The comparator inputs the priority output from the synchronization register 3 and outputs an interrupt generation signal when the priority output from the synchronization register 3 is higher than the priority output from the selection circuit 10. The operation of the second embodiment will be explained below. An interrupt control circuit 1 that receives a plurality of interrupt requests always outputs the interrupt priority of the interrupt with the highest priority to the microprocessor 2. The selected interrupt priority is held in the synchronization register 3 that is synchronized with the clock signal. Meanwhile, the selection circuit 8 selects the priority output from the control register 4 until a valid priority is held in the highest interrupt priority register 5. Continuation C: If a valid priority is held in the highest interrupt priority register 5, the priority output from the highest interrupt priority register 5 is continued to be selected. If the priority is higher than the priority output by IO, an interrupt generation signal is output to the microprocessor control unit 7 and the highest interrupt priority register 5.The microprocessor control unit 7 can also accept a new interrupt with a high priority. If possible, a rewrite permission signal is output to the priority register 5, and after processing the accepted interrupt, a clear signal is output to the highest interrupt priority register 5.The highest interrupt priority register 5 is the microprocessor control unit. 8
When a clear signal is input from the microprocessor controller 8, no interrupt request is generated, and when both the rewriting permission signal from the microprocessor control unit 8 and the interrupt generation signal from the comparator 9 become active, the synchronization register 3 outputs maintain priority.
な抵 第二の実施例のタイミングは第一の実施例のタイ
ミングと同一であるので詳細な説明は省略すも
発明の効果
以上説明したように 本発明によれば受付け可能な割込
み優先度が１度人カされたあとそれ以上の優先度を持っ
た割込みが入カされても高い優先度を持つ割込みの処理
の方が受付けられ リアルタイム性に富んだ割込み処理
ができ、さらに本発明に示すマイクロプロセッサを用い
れば割込み要求する複数のリソースはＣＰＵボードのフ
ラグに割込み優先度を書込むことにより割込み要求する
システムでマイクロプロセッサに入力される割込み優先
度が常時変化する可能性のあるシステム構或でも特殊な
割込み制御回路を設けずに優先度最大の割込み要求を受
付けることが可能となりその実用的効果は太きＬ〜Since the timing of the second embodiment is the same as that of the first embodiment, a detailed explanation will be omitted. Effects of the Invention As explained above, according to the present invention, the interrupt priority level that can be accepted is 1. Even if an interrupt with a higher priority is input after an interrupt has been input, the interrupt with a higher priority will be accepted. If a processor is used, multiple resources that request an interrupt can request an interrupt by writing the interrupt priority to a flag on the CPU board, even in a system configuration where the interrupt priority input to the microprocessor may change at any time. It becomes possible to accept the interrupt request with the highest priority without installing a special interrupt control circuit, and the practical effect is as follows:
第１図は本発明の一実施例におけるマイクロプロセッサ
の割り込み制御装置の構或を示すブロックは 第２図は
同実施例中のマイクロプロセッサの一例の構或を示すブ
ロックは 第３図は同実施例中のマイクロプロセッサの
他の例の構戒を示すブロックは 第４図は従来のマイク
ロプロセッサの割込み制御装置装置の構或を示すブロッ
クは第５図は第４図のマイクロプロセッサの構成を示す
ブロックは 第６図は従来のマイクロプロセッサの割込
み制御装置の問題点を説明するシステム構成は 第７図
は従来のマイクロプロセッサの割込み制御装置装置の動
作を説明するタイミングは第８図は実施例の動作を説明
するタイミング図であも
１・・・割込み制御回廠 ２・・・マイクロプロセッサ
、３・・・同期レジス久 ４・・・制御レジス久５・・
・最高割込み優先度レジス久
６・・・第一の比較回区 ７・・・第二の比較回区８・
・・マイクロプロセッサ制御臥 ９・・・比較銖ｌＯ・
・・選択回区 １１・・・割込み優先度レジス久１２・
・・割込み有無検出回廠
１３・・・割込み信号発生回区FIG. 1 is a block diagram showing the structure of an interrupt control device of a microprocessor in an embodiment of the present invention. FIG. 2 is a block diagram showing the structure of an example of a microprocessor in the same embodiment. Figure 4 is a block diagram showing the configuration of another example of the microprocessor in the example; Figure 4 is a block diagram showing the configuration of a conventional microprocessor interrupt control device; Figure 5 is a block diagram showing the configuration of the microprocessor in Figure 4. Figure 6 shows the system configuration for explaining the problems of the conventional microprocessor interrupt controller. Figure 7 shows the timing of the operation of the conventional microprocessor interrupt controller. Figure 8 shows the timing diagram of the embodiment. In the timing diagram explaining the operation, 1...Interrupt control circuit 2...Microprocessor 3...Synchronization register 4...Control register 5...
・Highest interrupt priority Regisku 6...First comparison section 7...Second comparison section 8.
...Microprocessor control 9...Comparison
...Selected circuit 11...Interrupt priority Regisku 12.
...Interrupt presence detection circuit 13...Interrupt signal generation circuit
Claims (2)
力とし、前記割込み要求が受付けられる最低の優先度を
保持する制御レジスタと、書替え信号によって前記割込
み要求中最高の優先度をもつ割込み要求の割込み優先度
を保持する最高割込み要求優先度レジスタと、前記割込
み要求の優先度と前記制御レジスタの出力する優先度と
前記最高割込み要求優先度レジスタの出力する優先度を
入力とし前記割込み要求優先度もしくは前記最高割込み
要求優先度レジスタの出力する優先度が前記制御レジス
タの出力する優先度より高い優先度である場合マイクロ
プロセッサ制御部に割込み発生信号を出力する第一の比
較手段と、前記入力された割込み要求の優先度と前記最
高割込み要求優先度レジスタの出力する優先度を入力と
し前記入力された割込み要求の優先度が前記最高割込み
要求優先度レジスタの出力する優先度より高い優先度で
ある場合前記最高割込み要求優先度レジスタに書替え信
号を出力する第二の比較手段とを備えたことを特徴とす
るマイクロプロセッサの割込み制御装置。(1) A control register that receives an input interrupt request along with an interrupt priority and holds the lowest priority level at which the interrupt request can be accepted, and a control register that receives an interrupt request with the highest priority among the interrupt requests by a rewrite signal. The highest interrupt request priority register that holds the priority, the priority of the interrupt request, the priority output from the control register, and the priority output from the highest interrupt request priority register are input, and the interrupt request priority or a first comparing means for outputting an interrupt generation signal to a microprocessor control unit when the priority output from the highest interrupt request priority register is higher than the priority output from the control register; When the priority of the interrupt request and the priority output from the highest interrupt request priority register are input, and the priority of the input interrupt request is higher than the priority output from the highest interrupt request priority register. and second comparison means for outputting a rewrite signal to the highest interrupt request priority register.
力とし、前記割込み要求が受付けられる最低の優先度を
保持する制御レジスタと、書替え信号によって前記割込
み要求中最高の優先度をもつ割込み要求の割込み優先度
を保持する最高割込み要求優先度レジスタと、前記制御
レジスタと前記最高割込み要求優先度レジスタの出力す
る優先度を入力とし前記最高割込み要求優先度レジスタ
に有効な値が保持されるまでは前記制御レジスタの出力
する優先度を選択し、前記最高割込み要求優先度レジス
タに有効な値が保持されたらその割込み処理が終了する
まで前記最高割込み要求優先度レジスタの出力する優先
度を選択し続ける選択手段と、前記選択手段の出力する
優先度と前記割込み要求の優先度を入力とし前記割込み
要求の優先度が前記選択手段の出力値より高い優先度で
ある場合前記最高割込み要求優先度レジスタとマイクロ
プロセッサ制御部に割込み発生信号を出力する比較手段
とを備えたことを特徴とするマイクロプロセッサの割込
み制御装置。(2) A control register that receives an input interrupt request along with an interrupt priority and holds the lowest priority for which the interrupt request is accepted, and a control register that receives the interrupt request with the highest priority among the interrupt requests by a rewrite signal. The highest interrupt request priority register that holds the priority, and the priorities output from the control register and the highest interrupt request priority register are input, and the above-mentioned processing is performed until a valid value is held in the highest interrupt request priority register. A selection of selecting the priority output from the control register, and continuing to select the priority output from the highest interrupt request priority register until the interrupt processing is completed when a valid value is held in the highest interrupt request priority register. and inputting the priority output from the selection means and the priority of the interrupt request, and when the priority of the interrupt request is higher than the output value of the selection means, the highest interrupt request priority register and the microprocessor. 1. An interrupt control device for a microprocessor, comprising comparison means for outputting an interrupt generation signal to a processor control section.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15776389A JPH0322142A (en) | 1989-06-20 | 1989-06-20 | Interruption control device for microprocessor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15776389A JPH0322142A (en) | 1989-06-20 | 1989-06-20 | Interruption control device for microprocessor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0322142A true JPH0322142A (en) | 1991-01-30 |
Family
ID=15656783
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15776389A Pending JPH0322142A (en) | 1989-06-20 | 1989-06-20 | Interruption control device for microprocessor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0322142A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9174372B2 (en) | 2013-03-15 | 2015-11-03 | Sabic Global Technologies B.V. | Shut off nozzle system and methods for making and using the same |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5999553A (en) * | 1982-11-29 | 1984-06-08 | Nec Corp | Interruption control system |
| JPS62145433A (en) * | 1985-12-20 | 1987-06-29 | Nec Corp | Multiple interruption control system |
| JPS63238630A (en) * | 1987-03-26 | 1988-10-04 | Toshiba Corp | Interruption controller for microprocessor |
| JPS63283630A (en) * | 1987-05-18 | 1988-11-21 | Olympus Optical Co Ltd | Intracoelomic ultrasonic diagnostic apparatus |
-
1989
- 1989-06-20 JP JP15776389A patent/JPH0322142A/en active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5999553A (en) * | 1982-11-29 | 1984-06-08 | Nec Corp | Interruption control system |
| JPS62145433A (en) * | 1985-12-20 | 1987-06-29 | Nec Corp | Multiple interruption control system |
| JPS63238630A (en) * | 1987-03-26 | 1988-10-04 | Toshiba Corp | Interruption controller for microprocessor |
| JPS63283630A (en) * | 1987-05-18 | 1988-11-21 | Olympus Optical Co Ltd | Intracoelomic ultrasonic diagnostic apparatus |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9174372B2 (en) | 2013-03-15 | 2015-11-03 | Sabic Global Technologies B.V. | Shut off nozzle system and methods for making and using the same |
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