JPH0322056A - マルチ・バス・マイクロコンピユータ・システム - Google Patents

マルチ・バス・マイクロコンピユータ・システム

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JPH0322056A
JPH0322056A JP2140170A JP14017090A JPH0322056A JP H0322056 A JPH0322056 A JP H0322056A JP 2140170 A JP2140170 A JP 2140170A JP 14017090 A JP14017090 A JP 14017090A JP H0322056 A JPH0322056 A JP H0322056A
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cache
cpu
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ラルフ・エム・ビイガン
Patrick M Bland
パトリツク・エム・ブランド
Philip E Milling
フイリツプ・イー・ミルイング
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    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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  • Hardware Redundancy (AREA)
  • Time-Division Multiplex Systems (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ．Ｍ業上の利用分野 本発明はマイクロコンピュータに関し、詳細にいえばキ
ャッシュ・サブシステムを用いたマイクロコンピュータ
に関するものであり、ロック（ＬＯＣＫ）機能に対しプ
ログラム式の制御を提供する。
Ｂ．従来の技術 マイクロコンピュータ・システムにキャッシュ・サブシ
ステムを使用することによって、魅力的な作動上の利点
がもたらされる。キャッシュ・サブシステムを用いたマ
イクロコンピュータは、実質的にデュアル・バス・マイ
クロコンピュータである。ＣＰＵ及びキャッシュ・サブ
システムはＣＰＵローカル・バスと呼ばれるものによっ
て、互いに接続される。ＣＰＵローカル・バスとは別に
、他の装置（入出力装置、追加メモリなど）を接続でき
るシステム・バスがある。キャッシュ・システムが存在
することによって、システム・バスのメモリ読取りアク
セスが、求める情報がキャッシュ・サブシステムでも見
つかる程度まで軽減される。所望の情報がすべて必ずし
もキャッシュ・サブシステムで見つかるわけではなく、
また書込み動作が通常キャッシュ・サブシステム及びメ
モリの両方に対して行なわれるのであるから、システム
・バスとＣＰＵローカル・バスの間に何らかの接続がな
ければならないことはもちろんである。
しかしながら、状況によっては、ＣＰＵないしキャッシ
ュ制御装置がいくつかのコマンドに対してキャッシュ動
作を禦じるように構成される。たとえば、８０３８８Ｃ
ＰＵはマルチプロセッサ及びマルチマスタ構或に対する
ロック信号を含んでいる。信号は他のバス・マスクに対
して、プロセッサが中断してはならない複数バス・サイ
クルを行なっていることを通知する。たとえば、８０３
８６は割込み確認サイクルの間、セグメント記述子及び
ページ・テーブルを更新する時、ならびに交換（Ｅｘｃ
ｈａｎｇｅ）命令を実行する時に、自動的にロックを活
動化する。８０３８Ｂの製造業者は、８０３８６のロッ
ク出力をキャッシュ制御装置のロック入力に結合するこ
とを推奨している。キャッシュ制御装置はＣＰＵローカ
ル・バス（キャッシュ・メモリが常駐している）だけで
はなく、システム・パス（メイン・メモリ及びその他の
メモリが常駐している）もアクセスできるので、キャッ
シュ動作を許可したり、あるいはこれを禁止する能力を
有する。通常、キャッシュ制御装置（たとえば、８２３
８５）はロック入力が活動化される任意のサイクルにお
いて、キャッシュ動作を阻止する。
８０３８Ｂ及び８２３８５デバイスの特性は「マイクロ
プロセッサ及び周辺装置ハンドブック（Ｍｉｃｒｏｐｒ
ｏｃｅｓｓｏｒ　ａｎｄ　Ｐｅｒｉｐｈｅｒａｌ　Ｈａ
ｎｄｂｏｏｋ）　Ｊ　１ｒ８２３８５高性能３２ビット
・キャッシュ制御装置（８２３８５　Ｈｉｇｈ　Ｐｅｒ
ｆｏｒｍａｎｃｅ　３２−Ｂｉｔ　ＣａｃｈｅＣｏｎｔ
ｒｏｌｌｅｒ）　Ｊ　ｓ　　ｒ　８　０　３　８　Ｂ入
門（Ｉｎｔｒｏｄｕｃｔｉｏｎ　ｔｏ　ｔｈｅ　８０３
８６）　Ｊ及び「８０３８Ｅ３／）−｝’ウェア・リフ
ァレンス・マニュアル（８０３８６　Ｈａｒｄｗａｒｅ
　Ｒｅｆｅｒｅｎｃｅ　Ｍａｎｕａｌ）　Ｊ　１すべて
インテル発行、に記載されている。ｒ８２３８５高性能
３２ビット・キャッシュ制御装置」は（８０３８８の）
ロック出力が活動化された場合、シーケンスで参照され
た位置がキャッシュにあるか否かにはかかわりなく、シ
ーケンスがシステム・バシで実行されると述べている（
セクシ日ン３．４．２）。換言すれば、読取りヒットは
これがあたかも読取りミスであるかのようにして実行さ
れる。
Ｃ．発明が解決しようとする課題 しかしながら、上記とはかかわりなく、ほとんどのパー
ソナル・コンピュータ（ＰＣ）環境において、記述子は
システム・プロセッサ間で共有されていない。結果とし
て、ロック信号の活動化の影響は、特に８０３８Ｂのプ
ロテクト・モードで動作している場合に、大幅なパフォ
ーマンスの低下を引き起こす。このパフォーマンスの低
下は、８２３８５キャッシュ制御装置がすべてのロック
された動作をキャッシュを使用しないものとして扱うた
めに、生じる。
Ｄ．課題を解決するための手段 課題を解決するために、本発明は（たとえば、８０３８
８の）ロック出力と（たとえば、８２３８５の）ロック
入力の間に結合された付加的な論理を提供する。この付
加的な論理は２つの２進状態のいずれかである制御入力
端子を含んでいる。
付加論理の制御入力端子は、選択された入出力ポートの
特定のビットによって駆動される。入出力ボートの特定
ビットが活動化された場合、論理におけるその効果は、
（８０３８６の）ロック出力と（８２３８５の）ロック
入力の間のあらゆる関係を使用不能とする。詳細にいえ
ば、入出力ボートの選択されたビットが活動状態にある
場合、８０３８６のロック出力にかかわりな＜、（８２
３８５の）ロック入力は非活動状態となる。一方、入出
力ポートの選択されたビットが非活動状態にあれば、論
理は８２３８５のロック入力が、８０３８８のロック出
力の状態に追随することを可能とする。
したがって、入出力ポートの選択されたビットの状態は
、マイクロコンピューター・システムのロック機能を使
用するか、あるいはロック機能を使用禁止とするかのい
ずれかである。
本出願人が生産している、単一プロセッサまたは単一バ
ス・マスク・システムであるＰＳ／２マイクロコンピュ
ータ・システムで実現された本発明の好ましい実施例に
おいては、ロック機能を使用禁止とすることによって、
ＯＳ／２オペレーティング・システムのもとで作動させ
た場合、大幅なパフォーマンスの向上（最高６％）がも
たらされる。パフォーマンスの向上は、キャッシュ・サ
ブシステムの使用によってパフォーマンスの向上が達成
されることに帰せられる。本発明が存在しない場合、Ｃ
ＰＵ及びキャッシュ制御装置は上述の作動条件のもとで
キャッシュ・サブシステムの使用を禁止する。
本発明の好ましい実施例において、ロック入力及びロッ
ク出力は低レベルが活動状態であり、追加論理は単一の
ＯＲゲートからなる。この実施例において、ロック機能
は入出力ポートの特定のビットからＯＲゲートへの高い
制御入力によって、使用禁止とされる。他方において、
入出力ポートの特定のビットが低い状態である場合、ロ
ック機能は従来技術と同様に作動する。
制御入力のプログラム可能性を追加論理に与えることに
よって、マイクロコンピュータ・システムは入出力ポー
トの特定のビット（制御ビット）が低い場合に、追加論
理が存在しないかのように作動することが可能となる。
他方において、特定のビットまたは制御入力が高い場合
、ロック機能は使用禁止とされる。当分野の技術者に明
らかなように、ロック機能に対する制御は、選択された
入出力ポートの特定のビットの状態を制御するソフトウ
ェアにおかれる。
したがって、本発明は次のものからなるマルチ・バス・
マイクロコンピュータを提供する。
ＣＰＵ及びキャッシュ・サブシステムがＣＰＵのローカ
ル・バスによって互いに接続され、該キャッシュ・サブ
システムは８２３８５のようなキャッシュ制御装置及び
キャッシュ・メモリからなり、システム・バス手段は該
キャッシュ制御装置をランダム・アクセス・メモリ及び
複数個のアドレス可能機能ユニットに接続し、ＣＰＵは
ロック出力を有しており、キャッシュ制御装置はロック
入力を有しており、 論理手段がＣＰＵのロック出力とキャッシュ制御装置の
ロック入力の間に結合されており、該論理手段は該ロッ
ク出力と該ロック入力の間の関係を使用禁止とするため
の制御入力を含んでいる。
当分野の技術者には、本発明を８０３８８ＣＰＵ１８２
３８５キャッシュ制御装置、あるいはこれらのいずれを
も用いていないマイクロコンピュータ・システムに適用
できることが理解されよう。
詳細にいえば、本発明はキャッシュ制御装置がＣＰＵか
らのロック信号に応答して、キャッシュ動作を禁止する
ようなキャッシュ・サブシステムを含むあらゆるマルチ
・バス・マイクロコンピュータに適用可能である。
したがって、他の態様にわいて、本発明は次のものを含
んでいるマルチ・バス・マイクロコンピュータを提供す
る。
ＣＰＵ及びキャッシュ・サブシステムがＣＰＵのローカ
ル・バスによって互いに接続され、該キャッシュ・シス
テムはキャッシュ制御装置及びキャッシュ・メモリから
なり、システム・バス手段はキャッシュ制御装置をラン
ダム・アクセス・メモリ及び複数個のアドレス可能機能
ユニットに接続し、ＣＰＵはロック出力を有しており、
キャッシュ制御装置はロック入力を有すると共に、活動
ロック入力に関連するあらゆるサイクルをキャッシュ不
能サイクルとして処理するための手段を有しており、 論理手段がＣＰＵのロック出力とキャッシュ制御装置の
ロック入力の間に結合されており、該論理手段はロック
出力とロック入力の間の関係を使用禁止とするための制
御入力を含んでいる。
Ｅ．実施例 第２図は本発明を用いることのできる典型的なマイクロ
コンピュータ・システムを示している。
図示のように、マイクロコンピュータ・システム１０は
相互接続された多数の構成要素からなってイル。詳細に
いえば、システム・ユニツ｝３０は（周知のビデオ・デ
ィスプレイなどの）モニタ２０に接続され、これを駆動
している。システム・ユニット３０はキーボード４０及
びマウス５０などの入力装置にも接続されている。プリ
ンタ６０などの出力装置も、システム・ユニット３０に
接続されている。さらに、システム・ユニット３０はデ
ィスク駆動機構７０などの１台または複数台のディスク
駆動機構を含んでいることもできる。
以下で説明するように、システム・ユニット３０は信号
を与えるためのキーボード４０及びマウス５０などの入
力装置、ならびにディスク駆動機横７０などの入出力装
置に応答し、モニタ２０及びプリンタ６０などの出力装
置を駆動する。もちろん、当分野の技術者には、他の周
知の構成要素をシステム・ユニット３０と接続し、これ
と相互接続できることが理解されよう。本発明によれば
、マイクロコンピューターシステム１０は（以下で詳細
に説明するよウに）キャッシュ・メモリ・サブシステム
を含んでおり、プロセッサ、キャッシュ制御装置及びキ
ャッシュ・メモリを相互接続するＣＰＵローカル・バス
が存在し、とのＣＰＵロ−カル・バスはバッファを介し
てシステム・バスに結合される。システム・バスはキー
ボード４０１マウス６０、ディスク駆動機構７０１モニ
タ２０及びプリンタ６０などの入出力装置と相互接続さ
れ、これと対話する。さらに、本発明によれば、システ
ム・ユニット３０は、システム・バスト｛也の（オプシ
ａ冫の）入出力装置、メモリなどとの間の相互接続を行
なうマイクロ・チャネル・バスからなる第３のパスを含
むことができる。
第３図は本発明による典型的なマイクロコンピュータ・
システムの各種の構成要素を示す高レベルのブロック図
である。ＣＰＵローカル・バス２３０（データ部、アド
レス部及び制御部からなる）は、マイクロプロセッサ２
２５　（８０３８８など）、キャッシュ制御装置２８０
　（８２３８５キャッシュ制御装置を含めることができ
る）、及びランダム・アクセス・キャッシュ・メモリ２
５５を接続している。ＣＰＵローカル・バス２３０には
、パッファ２４０も接続されている。バッファ２４０自
体はシステム・バス２５０に接続されており、これもア
ドレス部、データ部及び制御部からなっている。システ
ム・バス２５０はバッファ２４０と他のバッファ２５３
の間を延びている。
システム・バス２５０はパス制御及びタイミング要素２
８５、及びＤＭＡ制御装置３２５にも接続されている。
アービトレーシｅン制御バス３４０がバス制御及びタイ
ミング要素２６５、及び中央アービトレーシｅン要素３
３５を結合している。
メモリ３５０もシステム・パス２５０に接続されている
。メモリ３５０はメモリ制御装置３５１、アドレス・マ
ルチブレクサ３５２及びデータ・バッファ３５３を含ん
でいる。これらの要素は第３図に示すように、メモリ要
素（ＤＲＡＭ）３Ｅ３　１ないし３６４と相互接続され
ている。
他のバッファ２５４はシステム・バス２５０とプレーナ
・バス２７０の間に結合されている。プレーナ・バス２
７０はアドレス部、データ部及び制御部を含んでいる。
プレーナ・パス２７０とともに、ディスプレイ・アダプ
タ２７６（モニタ２０を駆動するのに使用される）、ク
ロック２８０１追加ランダム・アクセス・メモリ２８５
、ＲＳ２３２アダプタ２９０１プリンタ・アダプタ２９
５（プリンタ６０を駆動するのに使用できる）、タイマ
３００１ディスケット・アダプタ３０５（ディスク駆動
機構７０と協働する）、割込み制御装置３１０及び読取
り専用メモリ（ＲＯＭ）３　１　５などの入出力アダプ
タ及びその他の構成要素が結合される。バッファ２５３
はシステム・バス２５０と、マイクロチャネル・ソケッ
トによって表されるマイクロチャネル・バス３２０など
のオプシｅン機構バスとの間のインターフェースを提供
する。
メモリ３３１などの装置をパス３２０に結合することも
できる。
キャッシュ書込み用データは一般にメモリ３５０から取
り出されるが、このデータをマイクロチャネル・バスに
取り付けられたメモリなどの他のメモリからも取り出す
ことができる。
第１図及び第１表はＣＰＵ２２５のロック出力とキャッ
シュ制御装置２８０のロック入力の間の関係に本発明を
適用したものを示す。第１表はロック出力、ＯＲゲート
１００への制御入力、及びキャッシュ制御装置２６０の
ロック入力に接続されたＯＲゲー｝１００の出力の間の
関係を示す。
ロック入力及びロック出力は低レベル（０）が活動状態
を表わす。低レベル制御信号は、ロック入力がロック出
力に追随することを可能とし、高レベルテは、ロック出
力の状態のいかんにかかわらず、ロック入力が非活動（
高レベル）にされる。
第１表 −５ユ！ｊ坦匁　里皇　−ｏ−，ｐコ（匁Ｏ　　　　Ｏ
　　　　Ｏ １　　　　　０　　　　　１ ０　　　　　１　　　　　１ １　　　　１　　　　１ 好ましい実施例において、ＣＰＵ２２５は８０３８６か
らなり、キャッシュ制御装置２８０は８２３８５からな
っている。ＯＲゲート１００に対する制御入力端子を、
任意の選択された入出力ポートからの任意の特定ビット
に接続することができる。このよろに接続した場合、入
出力ポート・ビットの状態が、キャッシュ制御装置２６
０のロック入力がＣＰＵ２２５のロック出力の状態に追
随するかどうかを決定することとなる。キャッシュ制御
装置２６０のロック入力がＣＰＵ２２５のロック出力の
状態に追随していない場合、これは非活動、すなわち高
レベル状態にある。この状態において、当分野の技術者
に明らかなように、キャッシュ制御装置２８０はいずれ
かのサイクルが他のパラメータに基づいてキャッシュ可
能であるかどうかを決定することとなる。他方、制御ビ
ットが低レベル（ロックを可能とする）である場合には
、キャッシュ制御装置２８０はＣＰＵ２２５のロック出
力の低レベル状態に関連するあらゆるサイクルを、他の
パラメータにかかわりなく、キャッシュ不能として取り
扱う。
好ましい実施例において、ＣＰＵ２２５が８０３８６か
らなり、キャッシュ制御装置２６０が８２３８５からな
っているが、本発明の用途がこれらのデバイスを含んだ
マイクロコンピュータ・システムでの使用に限定される
ものでないことが明らかであろう。それどころか、８０
３８８／８２３８５のロック機能の特性を再現するキャ
ッシュ・サブシステムを含んだあらゆるマイクロコンピ
ュータに、本発明を適用できる。ロック信号の高レベル
が活動状態を表わすマイクロコンピュータ・システムに
も本発明を適用できることも明らかであろう。たとえば
、高レベルの活動状態は、ＯＲゲート１００をＡＮＤゲ
ートと置き換え、かつ制御ビットに対する適切な変更を
行なうことによって、処理することができる。信号の高
レベルが活動状態を表わす場合、ＡＮＤゲートを追加論
理として使用して、高レベルの制御信号で、ロック入力
がロック出力に追随できるようにし、低レベルの制御ビ
ットでロック入力を使用禁止ないし非活動とすることが
できる。
Ｆ．発明の効果 したがって、本発明によれば、ソフトウェアの制御によ
り、かつＣＰＵ２２５にとって完全に透過な態様で、ロ
ック機能を使用可能あるいは使用禁止とすることが可能
となる。
【図面の簡単な説明】
第１図は、本発明によるＣＰＵ，キャッシュ制御装置及
び追加された論理の間の関係を示すブロック図である。 第２図は、本発明を用いた典型的なマイクロコンピュー
タ・システムの図である。 第３図は、本発明を用いた典型的なマイクロコンピュー
タ・システムの構成要素のブロック図である。

Claims (6)

    【特許請求の範囲】
  1. （１）ＣＰＵ及びキャッシュ・サブシステムがＣＰＵロ
    ーカル・バスによって結合されており、前記キャッシュ
    ・サブシステムがキャッシュ制御装置及びキャッシュ・
    メモリを含み、システム・バス手段が前記キャッシュ制
    御装置をランダム・アクセス・メモリ及び複数個のアド
    レス可能機能装置に接続しており、前記ＣＰＵがロック
    出力を有しており、前記キャッシュ制御装置がロック入
    力を有しており、 論理手段が前記ＣＰＵの前記ロック出力と前記キャッシ
    ュ制御装置の前記ロック入力の間に結合されており、該
    論理手段が前記ロック出力と前記ロック入力のあらゆる
    関係を使用禁止とするための制御入力を含んでいる、 マルチ・バス・マイクロコンピュータ・システム。
  2. （２）前記論理手段がＯＲゲートからなる、特許請求の
    範囲第１項記載のマルチ・バス・マイクロコンピュータ
    ・システム。
  3. （３）前記論理手段がある状態の制御入力に応じて、前
    記ロック入力を非活動とし、また他の状態において、前
    記ロック入力が前記ロック出力に追随することを可能と
    する、特許請求の範囲第１項記載のマルチ・バス・マイ
    クロコンピュータ・システム。
  4. （４）ＣＰＵ及びキャッシュ・サブシステムがＣＰＵロ
    ーカル・バスによって結合されており、前記キャッシュ
    ・サブシステムがキャッシュ制御装置及びキャッシュ・
    メモリを含み、システム・バス手段が前記キャッシュ制
    御装置をランダム・アクセス・メモリ及び複数個のアド
    レス可能機能装置に接続しており、前記ＣＰＵがロック
    出力を有しており、前記キャッシュ制御装置がロック入
    力を有しており、前記キャッシュ制御装置が活動ロック
    入力に関連するあらゆるサイクルをキャッシュ不能サイ
    クルとして取り扱うための手段を含んでおり、 論理手段が前記ＣＰＵの前記ロック出力と前記キャッシ
    ュ制御装置の前記ロック入力の間に結合されており、該
    論理手段が前記ロック出力と前記ロック入力のあらゆる
    関係を使用禁止とするための制御入力を含んでいる、 マルチ・バス・マイクロコンピュータ・システム。
  5. （５）活動ロック出力が低レベル状態であり、前記論理
    手段がＯＲゲートからなる、特許請求の範囲第４項記載
    のマルチ・バス・マイクロコンピュータ・システム。
  6. （６）前記論理手段が高レベル状態の前記制御入力に応
    じて、前記ロック出力にかかわりなく、前記ロック入力
    を非活動状態に制御し、かつ低レベル状態の前記制御入
    力が前記ロック入力が前記ロック出力に追随することを
    可能とする、特許請求の範囲第４項記載のマルチ・バス
    ・マイクロコンピュータ・システム。
JP2140170A 1989-05-31 1990-05-31 マルチ・バス・マイクロコンピユータ・システム Granted JPH0322056A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/358,810 US5182809A (en) 1989-05-31 1989-05-31 Dual bus microcomputer system with programmable control of lock function
US358810 1989-05-31

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Publication Number Publication Date
JPH0322056A true JPH0322056A (ja) 1991-01-30
JPH0583936B2 JPH0583936B2 (ja) 1993-11-30

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ID=23411134

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EP (1) EP0400840B1 (ja)
JP (1) JPH0322056A (ja)
KR (1) KR920008457B1 (ja)
CN (1) CN1019237B (ja)
AT (1) ATE160890T1 (ja)
AU (1) AU616604B2 (ja)
BR (1) BR9002554A (ja)
CA (1) CA2016400C (ja)
DE (1) DE69031768T2 (ja)
ES (1) ES2112250T3 (ja)
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