JPH03219354A - Ｄｍａ機能診断装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置の診断装置に関し、特にパーソナ
ル・コンピュータやワークステーション等のＤＭＡ機能
の診断装置に関する。

〔従来の技術〕

従来、パーソナル・コンピュータやワークステーション
におけるＤＭＡ機能の診断はフロッピー・ディスク装置
や通信制御装置といった実際にＤＭＡ機能を使用する装
置（以下、ＤＭＡスレーブと略す）を、ＣＰＵ、メモリ
ーとＤＭＡ転送を制御するＤＭＡコントローラー（以下
、ＤＭＡＣと略す）を含む本体装置に接続したうえで、
そのＤＭＡスレーブとＤＭＡ転送をすることでＤＭＡ機
能の診断を行っていた。

〔発明が解決しようとする課題〕

上述した従来のＤＭＡ診断では、ＤＭＡスレーブを本体
装置に接続してＤＭＡ転送をすることでＤＭＡ機能の診
断を行っているので、本体装置のみでは診断ができない
し、又、実際に障害があつた時本体側なのかスレーブ側
なのが区別ができないなどの欠点がある。

本体外からＤＲＱ　（ＤＭＡ要求）を入力せずに、ＤＭ
Ａの起動をソフトウェアから行うことは従来技術にある
。例えば、Ｉｎｔｅ１社のＤＭＡＣで型名８２３７Ａの
場合、ソフトウェアからＤＭＡサービスを起動させるた
めのリクエスト・レジスタがサポートされている（同社
マイクロ素子ハンドブックｐｐ、２−５７．　Ｍｉｃｒ
ｏｓｙｓｔｅｍ　Ｃｏｍｐｏｎｅｎｔｓ　Ｈａｎｄｂｏ
ｏｋ：　Ｍｉｃｒｏｐｒｏｃｅｓｓｒｓ　Ｖｏｌｕｍｅ
　Ｉ、　０ｒｄｅｒ　Ｎｕｍｂｅｒ：２３０８４’３−
０８４３−００３．　ｌ５ＢＮ　１−５５５−１２−０
０１−６．　ＩｎｔｅＣｏｒｐ、）。これを利用した場
合の欠点がＤＲＱ信号線とＤＲＱ調停回路の診断ができ
ないことにあることは容易に判る。さらに、この場合ブ
ロックモード（上半期資料ｐｐ、２−５５．１ｂｉｄ＞
に限られ全てのＤＭＡ転送を一気に実行するので、ＤＭ
Ａ転送毎に診断が行えない欠点もある。

〔課題を解決するための手段〕

本発明は、ＣＰＵとＤＭＡＣ（ダイレクト・メモリ・ア
クセス・コントローラ）とメモリと任意の個数のＤＭＡ
スレーブ装置を有し、前記ＣＰＵ、ＤＭＡＣ，メモリ、
任意の個数のＤＭＡスレーブ装置を共通のアドレスバス
とデータバスで接続し、前記ＣＰＵ、ＤＭＡＣ，任意の
個数のＤＭＡスレーブ装置を共通のＩ／Ｏライトコマン
ド信号線及びＩ／Ｏリードコマンド信号線で接続し、前
記ＣＰＵ、ＤＭＡＣ，メモリを共通のメモリライト信号
線及びメモリリード信号線で接続し、前記任意の個数の
ＤＭＡスレーブ装置と前記ＤＭＡＣとをそれぞれＤＭＡ
要求信号線とＤＭＡ確認信号線で接続し、ＤＭＡ転送時
は前記ＣＰＵより前記ＤＭＡＣにＤＭＡ転送領域の先頭
アドレスと転送長とリードライト指定を設定しておき前
記ＤＭＡスレーブ装置より前記ＤＭＡ要求信号線を通じ
て前記ＤＭＡＣにＤＭＡ要求をすればＤＭＡ動作が行わ
れる情報処理装置におけるＤＭＡ機能診断装置において
、前記アドレスバスとデータバス及びＩ／Ｏライトコマ
ンド信号線及びＩ／Ｏリードコマンド信号線に接続され
前記ＤＭＡＣとはＤＭＡ要求信号線とＤＭＡ確認信号線
で接続されダイレクトメモリアクセス要求を管理するＤ
ＲＱフラグ装置であって、前記ＣＰＵより前記アドレス
バスにて前記ＤＲＱフラグ装置固有のアドレスを及び前
記Ｉ／Ｏライトコマンド信号線にてＩ／Ｏライトコマン
ドを受信すると前記ＤＭＡＣへ前記ＤＭＡ要求信号線に
てＤＭＡ要求する手段と、前記ＤＭＡＣより前記ＤＭＡ
確認信号線にてＤＭＡ確認信号を受信すると前記ＤＭＡ
要求を停止する手段と、前記ＣＰＵより前記ＤＲＱフラ
グ装置固有のアドレスを及び前記Ｉ／Ｏリードコマンド
信号線にてＩ、／Ｏリードコマンドを受信すると前記Ｄ
ＭＡ要求信号線の状態を前記データバスに送出する手段
を有し、前記アドレスバスとデータバス及びＩ／Ｏライ
トコマンド信号線及びＩ／Ｏリードコマンド信号線に接
続され前記ＤＭＡＣとは前記ＤＲＱフラグ装置と同じ前
記ＤＭＡ確認信号線で接続されダイレクトメモリアクセ
ス時のリードライト用のデータを保持する為のＤＭＡデ
ータ・ボートであって、前記ＣＰＵより前記アドレスバ
スにて前記ＤＭＡデータ・ボート固有のアドレスを及び
前記Ｉ／Ｏライトコマンド信号線にてＩ／Ｏライトコマ
ンドを受信した場合と前記ＤＭＡＣより前記ＤＭＡ確認
信号線にてＤＭＡ確認信号を及び前記Ｉ／Ｏライトコマ
ンド信号線にて１／Ｏライトコマンドを受信した場合に
前記データバスのデータをラッチするラッチ手段と、前
記ＤＭＡＣより前記ＤＭＡ確認信号線にてＤＭＡ確認信
号を及び前記Ｉ／Ｏリードコマンド信号線にてＩ／Ｏリ
ードコマンドを受信した場合に前記ラッチ手段によりラ
ッチしたデータを前記データバスに送出する手段を有し
ている。

〔実施例〕

第１図は本発明の一実施例を示すブロック図である。１
はＣＰＵ（中央処理装置）でアドレス。

データ及びデータ転送制御信号よりなるシステムバス１
１を介して、任意アドレスの読み書きの可能なメモリ２
やＩ／Ｏ装置３〜６とデータの授受をしながらプログラ
ムを実行する。ここで、プログラムはメモリ２にあって
もよく、あるいはＣＰＵ１内の量定記憶（図示せず）に
格納されていてもどちらでもよい。Ｉ／Ｏ装置として第
１図に示したものは、受動状態にあるＤＭＡＣ５，診断
用のＤＭＡデータ・ポート４５診断用のＤＲＱフラグ装
置５と一般のＤＭＡスレーブ装置６である。

ここでＤＭＡスレーブ装置６はシステムバス１１に任意
個数接続されていてもよく、又、本体装置に内蔵されて
いてもよくあるいはシステム／＜ス１１の右端に図示し
た拡張機構７を介した拡張システムバス１２に接続され
ていてもよい。

ＤＭＡスレーブ装置６の内部にはデータボート６−１が
あって、ペリフェラル８７例えば磁気ディスク・ユニッ
ト、磁気テープユニ・ントや通信制御ユニットとシステ
ムバス１１間のデータの受は渡しを行なう。６−２はＤ
ＲＱ制御回路でＤＭＡ転送の要求とデータボート６−１
のデータ送受の制御を行なう。

ＤＭＡ転送の起動は次の手順で行なわれる。ＣＰＵ１は
プログラムの指示によりＤＭＡＣ５にメモリ２上のＤＭ
Ａ転送領域の先頭アドレスと転送長及びリード／ライト
指定を設定する。具体的に説明すると一般にＤＭＡＣ５
は複数のＤＭＡチャンネルから成り、ＤＭＡチャンネル
とＤＭＡスレーブ装置とは１対対応づけられている。本
実施例においてはチャンネル１　（３−１）にはＤＭＡ
スレーブ装置６がＤＲＱ信号線（ＤＭＡ要求信号線）２
１−ａとＤＡＣＫ　（ＤＭＡ確認）信号線２１−ｂで接
続されている。ＣＰＵＩはプログラムの指示によりチャ
ンネル１　（３−１＞内のメモリアドレスカウンタと転
送長カウンタに各々先頭アドレスデータと転送長データ
を書き込みリードライト指定レジスチにリード／ライト
指定データを書き込む。

一方ＣＰＵ１はプログラムの指示によりＤＭＡスレーブ
装置６のＤＲＱ制御回路６−２に制御情報をシステムバ
ス１１．拡張システムバス１２を介して設定する。ＤＲ
Ｑ制御回路６−２はプログラムからの制御情報に基きプ
リフェラル８の起動を行ないデータ転送の準備ができた
らＤＲＱ信号線２１−ａをアクティブにする。ＤＭＡＣ
５はＤＲＱ信号線２１−ａがアクティブになったらＣＰ
ＬＪｌに対して信号１１３１を介してシステムバス１１
の使用権を一時譲る様に要求し、ＣＰＵＩがそれに応答
したことを信号線３２で知るとチャネル１　（３−１＞
内のメモリアドレスカウンタの値をシステムバス１１へ
出力し、あわせてＤＭＡ転送中である事を示すＤＡＣＫ
信号線２１−ｂをアクティブにする。ＤＲＱ制御回路６
−２はＤＡＣＫ信号線２１−ｂがアクティブの時にデー
タボート６−１を制御してメモリ２との間で直接データ
を授受する。データの授受の成立あるいは１回のＤＭＡ
転送の完了に関しては、あらかじめデータ転送時間をあ
る固定時間に定めておきメモリ２とＤＲＱ制御回路６−
２が同時に完了する方法がある。あるいは、さらにデー
タ転送完了信号を新たに追加してメモリ２やＤＲＱ制御
回路６−２からＤＭＡＣＢへ通知して両者の完了信号が
アクティブになった時に１回のＤＭＡ転送を完了する方
法もある。いづれの方法にせよりＭＡＣ３は１回のＤＭ
Ａ転送が完了するごとに該当チャネル内のメモリアドレ
スカウンタを増加させ、転送長カウンタを減算し、転送
長カウンタがゼロになるまでＤＭＡ転送を繰り返す。こ
こで、連続するＤＭＡ転送の１回ごとにＣＰＵ１ヘバス
の制〜御権を返還する方法があるし、または任意の回数
を連続して行なう方法もあり、どちらでもよい。

上記のデータ転送のタイミングはＤＡＣＫ信号２１−ｂ
そのものを用いる方法もあるが、さらに別の制御信号を
システムバス１１に追加してＤＭＡＣＢが制御する方法
もある。ペリフェラル８からメモリ２へのＤＭＡ転送の
場合はＤＭＡＣ５がＩ／Ｏリードコマンド信号線とメモ
リライト信号線を同時にアクティブにする事によって、
Ｉ／Ｏリードコマンド信号を受けたＤＲＱ制御回路６−
２がデータボート６−１からペリフェラル８のデータを
システムバス１１へ駆動し、メモリライト信号を受けた
メモリ２はシステムバス１１上のデータをＤＭＡＣ５が
出力するメモリアドレスのメモリ番地にデータを格納す
る事でダイレクト・メモリ・アクセスが実現できる。逆
の転送方向の時はＤＭＡＣ５はメモリ・リード信号線と
Ｉ／Ｏライトコマンド信号線を同時にアクティブにする
事でＤＭＡ転送が同じ様に実現できる。尚、全説明した
４つのコマンド信号線及びシステムバス１１のアドレス
線、データ線はＣＰＵ１とＤＭＡＣ５で時分割で使用す
る。

次にＤＭＡ機能診断のための回路を説明する。

ＤＲＱフラグ装置５は一般のＤＲＱ制御回路６−２に相
当するがペリフェラル８を制御する必要はなく、ＤＭＡ
機能診断時のデータの送受はＤＭＡデータ・ボート４を
用いる。

第２図にＤＲＱフラグ装置５の詳細回路を示す。

１２４は２型フリツプフロツプで入力値は常に論理値／
Ｏ１をとり、セット端子Ｓに接続される信号１１６の論
理値がアクティブ（即ち“１′）のとき出力端子Ｑをア
クティブ１′にする。出力値はただちにＤＲＱ信号線２
２−ａを通してＤＭＡＣ５へ送出される。信号１１６は
論理積回路１２１の出力であり、その入力の一方はシス
テムバス１１のＩ、／Ｏライトコマンド信号線１１３で
あり、一方の入力はアドレスデコーダ１２０の出力信号
線１１５に接続されている。アドレスデコーダ１２０は
システムバス１１のアドレス線１１１を入力としあらか
じめＤＲＱフラグ回路に割当てられたアドレスが入力さ
れた時、出力１１５をアクティブにする。

従ってＣＰＵ１はプログラムの指示によりＤＲＱフラグ
装置５に割当てられたアドレスをシステムバス１１へ出
力しＩ／Ｏライトコマンド信号線１１３をアクティブに
することによりＤＲＱ信号線２２−ａをアクティブにす
る事ができる。

ＤＭＡＣ５はＤＲＱ信号線２２−ａがアクティブになっ
た事を感知するとＣＰＵＩにシステムバス１１の使用権
を要求し応答を得るとチャンネル２のアドレスカウンタ
の値をシステムバス１１に出力する。従って診断プログ
ラムはＤＲＱ信号線２２−ａをアクティブにする前にチ
ャンネル２に診断時のメモリ領域の先頭アドレスと転送
長を各々アドレスカウンタと転送長カウンタに設定して
おく。ＤＭＡＣ５がＤＲＱ信号に応じてＤＭＡ転送を実
行中である時ＤＡＣＫ信号線２２−ｂをアクティブにす
るが、信号線２２−ｂがノン・アクティブからアクティ
ブへ変化した時、ＤＲＱフラグ用のＤ型フリップフロッ
プ１２４はＤ入力より値０゛を読み込み出力Ｑをノンア
クティブ０′としＤＲＱ信号線２２−ａをノン・アクテ
ィブにする。従ってＤＭＡ転送は１回で終了する事にな
る。もしＤＲＱ信号線２２−ａ、ＤＭＡＣ５，ＤＡＣＫ
信号線に何らかの障害があってＤＡＣＫ信号線２２−ｂ
がアクティブにならなければ、フリップフロップ１２４
はアクティブのままであるので、その値を出力ドライバ
１２３を介してデータ線１１２１に出力し診断プログラ
ムがチエツクする事が可能である。呂カドライバ１２３
の出力許可は前述のデバイス選択信号線１１５とシステ
ムバス１１のＩ／Ｏリードコマンド信号線１１４が共に
アクティブのとき論理積回路１２２が信号線１１７をア
クティブにして行なう。ここで本実施例では示していな
いがＤＭＡＣ５内にＤＲＱ信号線２２−ａの状態を読み
出す事のできるボートを設けるとさらに障害位置の詳細
な特定が可能となる。

次にＤＭＡデータ・ボート４の詳細回路を第３図に示す
。１４１はｎビットのラッチ付データバッファで論理積
回路１４２の出力信号線１３１がアクティブのといシス
テムバス１１のデータ線１１２のｎビットを入力し保持
する。又、その保持値はＯＥ端子がアクティブのときラ
ッチ付データバッファ１４１をドライブしシステムバス
１１のデータ線１１２へ出力される。アドレスデコーダ
１４５はシステムバス１１のアドレス線１１１を入力し
、あらかじめ定められた番地である時出力信号１３４を
アクティブにする。これを受けた論理和回路１４４はそ
の出力信号線１１３をアクティブにし、この時ＣＰＩＪ
　１がＩ／Ｏライトコマンド信号１１３をアクティブに
すると信号線１１３を受けた論理積回路１４２が信号線
１３１をアクティブにしラッチ付データバッファ１４１
は新しいデータを入力保持する。この値はＤＡＣＫ信号
線２２−ｂがアクティブで、かつＩ／Ｏリードコマンド
信号線１１４がアクティブである時論理積回路１４３が
その出力信号線１３２をアクティブにしその結果ラッチ
付データバッファ１４１がデータ線１１２へ出力され、
この時ＤＭＡＣ５がメモリライト信号線もアクティブに
するのでメモリ２に格納される。逆方向の転送の時はメ
モリ２か読み出されたデータ１１２は、ＤＡＣＫ信号線
２２−ｂとＩ／Ｏライトコマンド信号線１１３がアクテ
ィブであるので論理積回路１４２がその出力信号線１３
１をアクティブとしラッチ付データバッファ１４１に保
持される。ＣＰＵＩは後で所定のアドレスとＩ／Ｏリー
ド・コマンド信号を送出する事でそのデータ値を読み出
し診断する事が可能である。

尚第１図の実施例では説明の容量のためにＤＭＡ機能の
診断用に専用のＤＭＡチャンネルを割当てているが、一
般にはＤＲＱ信号線２２−ａとＤＲＱ信号線２１−ａと
の切換え回路とＤＡＣＫ信号線２２−ｂとＤＡＣＫ信号
線２１−ｂとの切換え回路をあわせ持ち、ＤＭＡ機能の
診断時のみＤＲＱ信号線２２−ａ、ＤＡＣＫ信号線２２
−ｂを有効とする事によりＤＭＡチャンネルを有効に利
用することが可能である。

〔発明の効果〕

以上説明したように本発明は、実際のＤＭＡスレーブ装
置を接続する事を省略できるうえにＣＰＵよりＤＭＡ機
能診断装置にＤＲＱ信号を発生させメモリとＤＭＡ機能
診断装置との間で実際にＤＭＡ転送を行わせＤＭＡ転送
終了毎にＤＭＡ転送結果を確認できるようにしたことに
より、診断範囲が制御線を含めＤＭＡ装置全体を洗うこ
とができる性能のよい診断が可能となる。

６・・・一般のＤＭＡスレーブ装置、７・・・拡張機構
、８・・・ペリフェラル、１１・・・システムバス、１
２・・・拡張システムバス、１１１・・・アドレス線、
１１２・・・データ線、１１３・・・Ｉ／Ｏライトコマ
ンド線、１１４・・・Ｉ／Ｏリードコマンド線、１２０
・・・アドレスデコーダ、１２１．１２２・・・論理積
回路、１２３・・・出力ドライバ、１２４・・・Ｄ型フ
リップフロップ、１４１・・・ラッチ付データバッファ
、１４２．１４３・・・論理積回路、’　１４４・・・
論理和回路、１４５・・・アドレスデーコーダ。

Claims (1)

1. 【特許請求の範囲】 １、ＣＰＵとＤＭＡＣ（ダイレクト・メモリ・アクセス
   ・コントローラ）とメモリと任意の個数のＤＭＡスレー
   ブ装置を有し、前記ＣＰＵ、ＤＭＡＣ、メモリ、任意の
   個数のＤＭＡスレーブ装置を共通のアドレスバスとデー
   タバスで接続し、前記ＣＰＵ、ＤＭＡＣ、任意の個数の
   ＤＭＡスレーブ装置を共通のＩ／Ｏライトコマンド信号
   線及びＩ／Ｏリードコマンド信号線で接続し、前記ＣＰ
   Ｕ、ＤＭＡＣ、メモリを共通のメモリライト信号線及び
   メモリリード信号線で接続し、前記任意の個数のＤＭＡ
   スレーブ装置と前記ＤＭＡＣとをそれぞれＤＭＡ要求信
   号線とＤＭＡ確認信号線で接続し、ＤＭＡ転送時は前記
   ＣＰＵより前記ＤＭＡＣにＤＭＡ転送領域の先頭アドレ
   スと転送長とリードライト指定を設定しておき前記ＤＭ
   Ａスレーブ装置より前記ＤＭＡ要求信号線を通じて前記
   ＤＭＡＣにＤＭＡ要求をすればＤＭＡ動作が行われる情
   報処理装置におけるＤＭＡ機能診断装置において、前記
   アドレスバスとデータバス及びＩ／Ｏライトコマンド信
   号線及びＩ／Ｏリードコマンド信号線に接続され前記Ｄ
   ＭＡＣとはＤＭＡ要求信号線とＤＭＡ確認信号線で接続
   されダイレクトメモリアクセス要求を管理するＤＲＱフ
   ラグ装置であって、前記ＣＰＵより前記アドレスバスに
   て前記ＤＲＱフラグ装置固有のアドレスを及び前記Ｉ／
   Ｏライトコマンド信号線にてＩ／Ｏライトコマンドを受
   信すると前記ＤＭＡＣへ前記ＤＭＡ要求信号線にてＤＭ
   Ａ要求する手段と、前記ＤＭＡＣより前記ＤＭＡ確認信
   号線にてＤＭＡ確認信号を受信すると前記ＤＭＡ要求を
   停止する手段と、前記ＣＰＵより前記ＤＲＱフラグ装置
   固有のアドレスを及び前記Ｉ／Ｏリードコマンド信号線
   にてＩ／Ｏリードコマンドを受信すると前記ＤＭＡ要求
   信号線の状態を前記データバスに送出する手段を有し、
   前記アドレスバスとデータバス及びＩ／Ｏライトコマン
   ド信号線及びＩ／Ｏリードコマンド信号線に接続され前
   記ＤＭＡＣとは前記ＤＲＱフラグ装置と同じ前記ＤＭＡ
   確認信号線で接続されダイレクトメモリアクセス時のリ
   ードライト用のデータを保持する為のＤＭＡデータ・ポ
   ートであって、前記ＣＰＵより前記アドレスバスにて前
   記ＤＭＡデータ・ポート固有のアドレスを及び前記Ｉ／
   Ｏライトコマンド信号線にてＩ／Ｏライトコマンドを受
   信した場合と前記ＤＭＡＣより前記ＤＭＡ確認信号線に
   てＤＭＡ確認信号を及び前記Ｉ／Ｏライトコマンド信号
   線にてＩ／Ｏライトコマンドを受信した場合に前記デー
   タバスのデータをラッチするラッチ手段と、前記ＤＭＡ
   Ｃより前記ＤＭＡ確認信号線にてＤＭＡ確認信号を及び
   前記Ｉ／Ｏリードコマンド信号線にてＩ／Ｏリードコマ
   ンドを受信した場合に前記ラッチ手段によりラッチした
   データを前記データバスに送出する手段を有することを
   特徴とするＤＭＡ機能診断装置。 ２、前記任意の個数のＤＭＡスレーブ装置及び前記ＤＲ
   Ｑフラグ装置と前記ＤＭＡＣとを接続する前記ＤＭＡ要
   求信号線、ＤＭＡ確認信号線との間に介在し前記ＣＰＵ
   より前記データバスを経由して専用の制御線に送出され
   る接続変更信号によって制御されるＤＭＡチャネルマッ
   パーであつて、前記任意の個数のＤＭＡスレーブ装置及
   び前記ＤＲＱフラグ装置から前記ＤＭＡチャネルマッパ
   ーに取り込んだ前記ＤＭＡ要求信号線と前記ＤＭＡチャ
   ネルマッパーから前記ＤＭＡＣへの前記ＤＭＡ要求信号
   線との間の接続と、前記ＤＭＡＣから前記ＤＭＡチャネ
   ルマッパーに取り込んだＤＭＡ確認信号線と前記ＤＭＡ
   チャネルマッパーから前記任意の個数のＤＭＡスレーブ
   装置及びＤＲＱフラグ装置へのＤＭＡ確認信号線との間
   の接続を前記ＣＰＵからの前記接続変更信号により互い
   に同じアルゴリズムで変更する手段とを有することを特
   徴とする請求項１記載のＤＭＡ機能診断装置。