JPH03214943A - Reference pulse generating circuit - Google Patents
Reference pulse generating circuitInfo
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- JPH03214943A JPH03214943A JP2011110A JP1111090A JPH03214943A JP H03214943 A JPH03214943 A JP H03214943A JP 2011110 A JP2011110 A JP 2011110A JP 1111090 A JP1111090 A JP 1111090A JP H03214943 A JPH03214943 A JP H03214943A
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- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Abstract
Description
（概 要）
データ通信において使用されるリファレンスパルス発生
回路に関し、
入力データと入力クロックの位相のばらつきに無関係に
、適正な位相でリファレンスパルスを発生するリファレ
ンスパルス発生回路を提供することを目的とし、
入力データとクロックからデータに含まれる特定パター
ンを検出してリファレンスパルスヲ出力する特定パター
ン検出回路を有するリファレンスパルス発生回路におい
て、特定パターン検出回路への入力データ及びクロック
を分岐して入力し、特定ハターン検出回路からリファレ
ンスパルスを出力する期間に、クロックの立ち上がり及
び立ち下がりのタイミングに対応する入力データの値を
比較して、制御信号を出力する比較部と、特定パターン
検出回路の出力のリファレンスパルス及び該リファレン
スパルスを１ビット遅延した値を入力し、比較部の出力
制御信号により２入力のいずれか一方を選択して出力す
る選択部とを設け、入力データとクロックの位相のばら
つきに無関係にリファレンスパルスを出力するように構
成する．〔産業上の利用分野〕
本発明は、データ通信において使用されるリファレンス
パルス発生回路の改良に関するものである．
この際、入力データと入力クロックの位相のばらつきに
無関係に、入力データに対して適正な位相でリファレン
スパルスを発生するリファレンスパルス発生回路が要望
されている．
〔従来の技術〕
第４図は従来例のリファレンスパルス発生回路の構成を
示すブロック図である．
第４図において、信号データとクロックをシフトレジス
タ１に入力して例えば８ビットの並列のデータに変換し
、出力を並列に設けた８個からなる排他的論理和回路（
以下ＥＸ−ＯＲ回路と称する）３のそれぞれの一方の入
力端子に加える．一方、特定パターン発生回路（図示し
ない）の出力の特定パターン（例えば８ビットからなる
“０１１１１１１０”）をＥＸ−ＯＲ回路３の他方の入
力端子に加え、ＥＸ−ＯＲ回路３で両者を比較し８個の
ＥＸ−ＯＲ回路３の出力がすべて“０”の時、シフトレ
ジスタ１への入力データから特定パターンを検出したと
して、ＥＸ−ＯＲ回路３に接続した否定論理和回路（以
下ＮＯＲ回路と称する）４からリファレンスパルスとし
て“ｌ”を出力していた．(Overview) Regarding reference pulse generation circuits used in data communications, the purpose of this invention is to provide a reference pulse generation circuit that generates reference pulses with an appropriate phase regardless of phase variations between input data and input clock. In a reference pulse generation circuit that has a specific pattern detection circuit that detects a specific pattern included in data from input data and a clock and outputs a reference pulse, the input data and clock to the specific pattern detection circuit are branched and input, and a specific pattern is detected. A comparison section that compares the input data values corresponding to the rising and falling timings of the clock and outputs a control signal during the period when the reference pulse is output from the pattern detection circuit, and a reference pulse output from the specific pattern detection circuit. and a selection section that inputs a value obtained by delaying the reference pulse by 1 bit, and selects and outputs one of the two inputs according to the output control signal of the comparison section, regardless of variations in the phase of input data and clock. Configure it to output a reference pulse. [Industrial Application Field] The present invention relates to an improvement of a reference pulse generation circuit used in data communications. At this time, there is a need for a reference pulse generation circuit that generates a reference pulse at an appropriate phase with respect to input data, regardless of variations in the phases of input data and input clock. [Prior Art] Figure 4 is a block diagram showing the configuration of a conventional reference pulse generation circuit. In FIG. 4, signal data and a clock are input to a shift register 1 and converted into, for example, 8-bit parallel data, and an exclusive OR circuit (
(hereinafter referred to as the EX-OR circuit). On the other hand, a specific pattern (for example, "01111110" consisting of 8 bits) output from a specific pattern generation circuit (not shown) is applied to the other input terminal of the EX-OR circuit 3, and the EX-OR circuit 3 compares the two. When all the outputs of the EX-OR circuits 3 are "0", a specific pattern is detected from the input data to the shift register 1. )4 outputted "l" as a reference pulse.
しかしながら上述の回路においては、第５図に示すよう
に、特定パターンの最後のビットに対してクロックの立
ち上がりのタイミングでリップレンスパルスを検出する
時、入力データとクロックの位相ｆｓＱ係によっては、
リファレンスパルスの発生位置が入力データに対して最
大ほぼ１ビットずれることがあり、このリファレンスパ
ルスを後段の回路で使用する時支障を生じるという問題
点があった．
したがって本発明の目的は、入力データと入力クロック
の位相のばらつきに無関係に、適正な位相でリファレン
スパルスを発生するリファレンスパルス発生回路を提供
することにある．〔課題を解決するための手段〕
上記問題点は第１図に示す回路構成によって解決される
。
即ち第１図において、入力データとクロックからデータ
に含まれる特定パターンを検出してリファレンスパルス
を出力する特定パターン検出回路１００を有するリファ
レンスパルス発生回路において、
４００は特定パターン検出回路への入力データ及びクロ
ックを分岐して入力し、特定パターン検出回路からリフ
ァレンスパルスを出力する期間に、クロックの立ち上が
り及び立ち下がりのタイミングに対応する入力データの
値を比較して、制御信号を出力する比較部である．
６００は特定パターン検出回路の出力のリファレンスパ
ルス及びリファレンスパルスを１ビット遅延した値を入
力し、比較部の出力制御信号により２入力のいずれか一
方を選択して出力する選択部である．
そして、入力データとクロックの位相のばらつきに無関
係にリファレンスパルスを出力するように構成する．
〔作 用〕
第１図において、比較部４００において、特定パターン
検出回路１００への入力データ及びクロックを分岐して
入力する．そして、特定パターン検出回路１００からリ
ファレンスパルスを出力する期間に、クロックの立ち上
がり及び立ち下がりのタイミングに対応する入力データ
の値を比較する．そして、予め入力データの特定パター
ンのすぐ後のビットの値を特定パターンの最後の値を反
転した値に設定すると、クロックの位相のばらつきによ
りクロックの立ち上がり及び立ち下がりに対応した入力
データの値が、同じ場合及び異なる場合が生じる．
これを比較して同じ場合及び異なる場合に対応した制御
信号を選択部６００に出力する．選択部６００に、特定
パターン検出回路１００の出力のリファレンスパルス及
びリファレンスパルスを１ビット遅延した値を入力する
．そして、前述した比較部４００の出力制御信号により
２入力のいずれか一方を選択して出力する．
例えば比較部４００において、クロックの立ち上がり及
び立ち下がりに対応した入力データの値が同じ場合には
特定パターン検出回路１００の出力のリファレンスパル
スをそのまま選択部６００から出力する．又、異なる場
合には特定パターン検出回路１００の出力のリファレン
スパルスを１ビット遅延した値を出力する。
この結果、入力データと入力クロックの位相のばらつき
に無関係に、適正な位相でリファレンスパルスを発生さ
せることができる。
〔実施例〕
第２図は本発明の実施例の回路の構成を示すブロック図
である。
第３図は実施例の動作を説明するためのタイムチャート
である。
全図を通じて同一符号は同一対象物を示す。
第２図において、入力データとクロックを第４図に示す
従来例の回路と同じ構成の特定パターン検出回路１０に
加えるとともに、立ち上がりリタイミング回路２０及び
立ち下がりリタイミング回路３０に加える。特定パター
ン検出回路１０において従来例の場合と同様にして特定
パターン（例えば“０１１１１１１０”）を検出してリ
ファレンスパルスを出力する。この特定パターン検出回
路１０の出力を、直接及び１ビット遅延させるための回
路としてのフリップフロップ回路（以下ＦＦと称する）
５０を介して、後述する選択回路（以下ＳＥＬと称する
）６０内の論理積回路（以下ＡＮＤ回路と称する）６１
及び６２の一方の入力端子に加えるとともに、上述した
立ち上がりリタイミング回路２０及び立ち下がりリタイ
ミング回路３０内のスイッチの接点２ｌ及び３１にそれ
ぞれ加える。
立ち上がりリタイミング回路２０では、前述した入力デ
ータをＦＦ２２のＤ入力端子に加える。又、クロックを
、前述した特定パターン検出回路１０の出力を入力した
時だけ導通となるスイッチの接点２１を介して、前述し
たＦＦのＣ入力端子に加える。
そして、このクロックの立ち上がりのタイミングでこの
ＦＦ２２に入力したデータの値（“１”又は“０”）を
Ｑ端子から出力し、ＥＸ−ＯＲ回路４０の一方の入力端
子に加える。
今の場合、特定パターンの最後のビットは“Ｏ＠であり
、その次のビットを前ビットの値を反転した値のビット
すると次のビットは“１”となる。この結果、上述した
立ち上がりリタイミング回路２０からは、第３図（ａ）
の入力クロック（１）の■で示すように入力データの前
ビットの反転部分の値（今の場合“１″）を出力するこ
とになる。
一方、立ち下がりリタイミング回路３０では、第３図（
ａ）の入カクロック（１）の■で示すタイミングで入力
データの特定パターンの最後のビットの値（今の場合“
０”）をＦＦ３２のＱ端子から出力し、ＥＸＯＲ回路４
０の他方の入力端子に加える。
ＥＸ−ＯＲ回路４０は上述したように２つの入力が“１
″ と“θ″の時には“１”を出力し、この出力を前述
したＳＥＬ ６０内のＡＮＤ回路６１の他方の入力端子
に反転して加え、ＡＮＤ回路６２の他方の入力端子には
そのまま加える。
この結果、上述したようにＥＸ−ＯＲ回路４０の出力が
“１”のときにはＡＮＤ回路６２からリファレンスパル
スを出力し、論理和回路（以下ＯＲ回路と称する）６３
を介して第３図（ａ）のリファレンスパルス（１）゛に
示すような、リファレンスパルス（１）から１ビット遅
延したリファレンスパルスを出力する。
次にクロックの位相が第３図（ａ）の入カクロック（２
）に示すような場合、クロックの立ち上がり及び立ち下
がりの位相■゜及び■゛が入カデータの特定パターンの
すぐ後のビットの位相内にあり、両者が同じ値（今の場
合“１”）であるため、ＥＸ−ＯＲ回路４０の２つの入
力はともに“１”となり、ＥＸ−ＯＲ回路４０の出力は
“０″ となる。この出力をそれぞれＳＥＬ ６０内の
ＡＮＤ回路６２の一方の入力端子にはそのまま、又６ｌ
には反転してに加えると、第２図に示すＡＮＤ回路６１
から特定パターン検出回路ｌＯの出力のリファレンスパ
ルスが出力され、ＯＲ回路６３を介して第３図（ａ）に
リファレンスパルス（２）゛ で示すようなリファレン
スパルスを出力する。この場合は、１ビット遅延させる
ための回路としてのＦＦ５０を介さずに出力することに
なる。
又、第３図（ｂ）に示す入力クロック（１）及び（２）
の場合、いずれもクロックの立ち上がりと立ち下がりの
位相■と■に対応する入力データの値が異なるため、Ｅ
Ｘ−ＯＲ回路４０からは“１”を出力し、ＳＥＬ ６０
内のＡＮＤ回路６２から、特定パターン検出回路１０の
出力のリファレンスパターンをＦＦ５０により１ビット
遅延したリファレンスパターンを出力し、ＯＲ回路６３
からは第３図（ｂ）に示すようにリファレンスパターン
（】）”及びリファレンスパターン（２）” として出
力する。
この結果、入力データと入力クロックの位相のばらつき
に無関係に、適正な位相でリファレンスパルスを発生さ
せることができる。
〔発明の効果〕
以上説明したように本発明によれば、入力データと入力
クロックの位相のばらつきに無関係に、適正な位相でリ
ファレンスパルスを発生させることができる。However, in the above-mentioned circuit, as shown in FIG. 5, when detecting the lip length pulse at the rising edge of the clock for the last bit of a specific pattern, depending on the phase fsQ relationship between the input data and the clock,
There was a problem in that the generation position of the reference pulse could be shifted by about one bit at most with respect to the input data, causing problems when using this reference pulse in subsequent circuits. Therefore, it is an object of the present invention to provide a reference pulse generation circuit that generates a reference pulse with a proper phase regardless of variations in the phases of input data and input clock. [Means for Solving the Problems] The above problems are solved by the circuit configuration shown in FIG. That is, in FIG. 1, in a reference pulse generation circuit having a specific pattern detection circuit 100 that detects a specific pattern included in data from input data and a clock and outputs a reference pulse, 400 indicates input data to the specific pattern detection circuit and This is a comparison unit that inputs a branched clock, compares the input data values corresponding to the rising and falling timing of the clock, and outputs a control signal during the period when the reference pulse is output from the specific pattern detection circuit. ．． Reference numeral 600 denotes a selection section which inputs the reference pulse output from the specific pattern detection circuit and a value obtained by delaying the reference pulse by 1 bit, and selects and outputs one of the two inputs according to the output control signal of the comparison section. Then, it is configured to output a reference pulse regardless of variations in the phase of input data and clock. [Operation] In FIG. 1, the input data and clock to the specific pattern detection circuit 100 are branched and inputted in the comparator 400. Then, during the period when the reference pulse is output from the specific pattern detection circuit 100, the values of the input data corresponding to the rising and falling timings of the clock are compared. If the value of the bit immediately after a specific pattern of input data is set in advance to a value that is the inversion of the last value of the specific pattern, the value of the input data corresponding to the rising and falling edges of the clock will change due to variations in the clock phase. , the same case and different cases occur. These are compared and control signals corresponding to the same case and different cases are output to the selection section 600. A reference pulse output from the specific pattern detection circuit 100 and a value obtained by delaying the reference pulse by 1 bit are input to the selection unit 600. Then, one of the two inputs is selected and output based on the output control signal of the comparison section 400 described above. For example, in the comparator 400, if the values of the input data corresponding to the rising and falling edges of the clock are the same, the reference pulse output from the specific pattern detection circuit 100 is directly output from the selection section 600. If they are different, a value obtained by delaying the reference pulse output from the specific pattern detection circuit 100 by 1 bit is output. As a result, a reference pulse can be generated with an appropriate phase regardless of variations in the phases of input data and input clock. [Embodiment] FIG. 2 is a block diagram showing the configuration of a circuit according to an embodiment of the present invention. FIG. 3 is a time chart for explaining the operation of the embodiment. The same reference numerals indicate the same objects throughout the figures. In FIG. 2, input data and a clock are applied to a specific pattern detection circuit 10 having the same configuration as the conventional circuit shown in FIG. 4, as well as to a rising retiming circuit 20 and a falling retiming circuit 30. The specific pattern detection circuit 10 detects a specific pattern (for example, "01111110") and outputs a reference pulse in the same manner as in the conventional example. A flip-flop circuit (hereinafter referred to as FF) as a circuit for directly delaying the output of the specific pattern detection circuit 10 by 1 bit
50, an AND circuit (hereinafter referred to as AND circuit) 61 in a selection circuit (hereinafter referred to as SEL) 60, which will be described later.
and 62, and also to the contacts 2l and 31 of the switches in the rising retiming circuit 20 and falling retiming circuit 30, respectively. In the rise retiming circuit 20, the above-mentioned input data is applied to the D input terminal of the FF 22. Further, a clock is applied to the C input terminal of the FF through the contact 21 of the switch, which becomes conductive only when the output of the specific pattern detection circuit 10 described above is input. Then, at the rising timing of this clock, the data value (“1” or “0”) input to this FF 22 is outputted from the Q terminal and applied to one input terminal of the EX-OR circuit 40. In this case, the last bit of the specific pattern is “O@”, and if the next bit is the inverted value of the previous bit, the next bit becomes “1”. From the timing circuit 20, FIG. 3(a)
As shown by ■ of the input clock (1), the value of the inverted portion of the previous bit of the input data (in this case "1") is output. On the other hand, in the falling retiming circuit 30, as shown in FIG.
The value of the last bit of the specific pattern of the input data (in this case “
0”) is output from the Q terminal of FF32, and EXOR circuit 4
0 to the other input terminal. As mentioned above, the EX-OR circuit 40 has two inputs of “1”.
'' and "θ", it outputs "1", and this output is inverted and applied to the other input terminal of the AND circuit 61 in the SEL 60, and is applied as is to the other input terminal of the AND circuit 62. As a result, as described above, when the output of the EX-OR circuit 40 is "1", a reference pulse is output from the AND circuit 62, and the OR circuit (hereinafter referred to as OR circuit) 63
A reference pulse delayed by 1 bit from the reference pulse (1) as shown in reference pulse (1) in FIG. 3(a) is outputted through the reference pulse (1). Next, the phase of the clock is changed to the input clock (2
), the rising and falling phases of the clock ■゜ and ■゛ are within the phase of the bit immediately following the specific pattern of the input data, and both have the same value (“1” in this case). Therefore, the two inputs of the EX-OR circuit 40 are both "1", and the output of the EX-OR circuit 40 is "0". These outputs are directly input to one input terminal of the AND circuit 62 in the SEL 60, and
is inverted and added to the AND circuit 61 shown in FIG.
A reference pulse of the output of the specific pattern detection circuit IO is outputted from , and a reference pulse as shown in reference pulse (2)' in FIG. 3(a) is outputted via the OR circuit 63. In this case, the signal is output without passing through the FF 50 as a circuit for delaying the signal by 1 bit. In addition, input clocks (1) and (2) shown in FIG. 3(b)
In both cases, the values of the input data corresponding to the rising and falling phases of the clock ■ and ■ are different, so E
The X-OR circuit 40 outputs “1” and SEL 60
A reference pattern obtained by delaying the reference pattern of the output of the specific pattern detection circuit 10 by 1 bit by the FF 50 is output from the AND circuit 62 in the
As shown in FIG. 3(b), the reference pattern (])" and the reference pattern (2)" are output. As a result, a reference pulse can be generated with an appropriate phase regardless of variations in the phases of input data and input clock. [Effects of the Invention] As described above, according to the present invention, a reference pulse can be generated with an appropriate phase regardless of variations in the phases of input data and input clock.
第１図は本発明の原理図、
第２図は本発明の実施例の回路の構成を示すブロック図
、
第３図は実施例の動作を説明するためのタイムチャート
、
第４図は従来例のリファレンスパルス発生回路の構成を
示すブロック図、
第５図は従来例の回路の動作を説明するためのタイムチ
ャートである。
図において
４００は比較部、
６００は選択部
を示す。
型
木発明の界埋凶
揶１図Fig. 1 is a principle diagram of the present invention, Fig. 2 is a block diagram showing the circuit configuration of an embodiment of the present invention, Fig. 3 is a time chart for explaining the operation of the embodiment, and Fig. 4 is a conventional example. FIG. 5 is a block diagram showing the configuration of the reference pulse generation circuit of FIG. 5. FIG. 5 is a time chart for explaining the operation of the conventional circuit. In the figure, 400 indicates a comparison section, and 600 indicates a selection section. Figure 1 of Kaibukyoki invented by mold tree
Claims (1)
ーンを検出し、入力データに対してリファレンスパルス
を出力する特定パターン検出回路（１００）を有するリ
ファレンスパルス発生回路において、 該特定パターン検出回路への入力データ及びクロックを
分岐して入力し、該特定パターン検出回路からリファレ
ンスパルスを出力する期間に、該クロックの立ち上がり
及び立ち下がりのタイミングに対応する入力データの値
を比較して、制御信号を出力する比較部（４００）と、 該特定パターン検出回路（１００）の出力のリファレン
スパルス及び該リファレンスパルスを１ビット遅延した
値を入力し、該比較部（４００）の出力制御信号により
２入力のいずれか一方を選択して出力する選択部（６０
０）とを設け、入力データとクロックの位相のばらつき
に無関係にリファレンスパルスを出力することを特徴と
するリファレンスパルス発生回路。[Scope of Claims] A reference pulse generation circuit having a specific pattern detection circuit (100) that detects a specific pattern included in input data and a clock from the data and outputs a reference pulse for the input data, comprising: The input data and clock to the detection circuit are branched and inputted, and the values of the input data corresponding to the rising and falling timings of the clock are compared during a period when a reference pulse is output from the specific pattern detection circuit, A comparison section (400) that outputs a control signal, a reference pulse of the output of the specific pattern detection circuit (100) and a value obtained by delaying the reference pulse by 1 bit are input, and the output control signal of the comparison section (400) A selection unit (60
0), and outputs a reference pulse regardless of phase variations between input data and a clock.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011110A JPH03214943A (en) | 1990-01-19 | 1990-01-19 | Reference pulse generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011110A JPH03214943A (en) | 1990-01-19 | 1990-01-19 | Reference pulse generating circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03214943A true JPH03214943A (en) | 1991-09-20 |
Family
ID=11768871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011110A Pending JPH03214943A (en) | 1990-01-19 | 1990-01-19 | Reference pulse generating circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03214943A (en) |
-
1990
- 1990-01-19 JP JP2011110A patent/JPH03214943A/en active Pending
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