KR100219281B1 - Frame pulse retime circuit - Google Patents
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- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
Abstract
본 발명은 프레임 펄스와 클럭 사이의 지터(Jitter)가 0.5UIP-P이내일 경우 프레임 펄스의 정상적인 처리가 가능하도록 한 프레임 펄스 리타임 회로에 관한 것이다.The present invention relates to a frame pulse retime circuit that enables normal processing of a frame pulse when jitter between the frame pulse and the clock is within 0.5 UI PP .
이러한 본 발명은 프레임 펄스가 상승 에지 클럭을 기준으로 흔들릴때는 프레임 폴링 에지 펄스(FFEP)를 폴링 에지 클럭으로 만들어 에러를 제거하고, 프레임 펄스가 하강 에지 클럭을 기준으로 흔들릴때는 프레임 폴링 에지 펄스(FFEP)를 상승 에지 클럭으로 만들어 에러를 제거하므로써, 프레임 펄스와 클럭의 조건에 무관하게 프레임 폴링 에지 펄스를 만드는데 에러를 방지할 수 있어 프레임 펄스와 클럭 사이의 지터가 0.5UIP-P이내로 움직이는 회로에 효과적으로 적용 가능하게 되는 것이다.The present invention eliminates the error by making the frame falling edge pulse (FFEP) as the falling edge clock when the frame pulse is shaking with respect to the rising edge clock, and the frame falling edge pulse (FFEP) when the frame pulse is shaking with respect to the falling edge clock. By eliminating the error by making the rising edge clock eliminates the error in creating the frame polling edge pulse irrespective of the frame pulse and the clock condition, it is effectively applied to the circuit where the jitter between the frame pulse and the clock moves within 0.5 UI PP. It becomes possible.
Description
제1도는 종래 상승 에지 클럭을 이용한 프레임 펄스 리타임회로도.1 is a frame pulse retime circuit using a conventional rising edge clock.
제2도는 종래 하강 에지 클럭을 이용한 프레임 펄스 리타임회로도.2 is a frame pulse retime circuit using a conventional falling edge clock.
제3도는 종래 프레임 펄스가 상승 에지 클럭을 기준으로 흔들릴때의 동작 타이밍도.3 is an operation timing diagram when a conventional frame pulse is shaken with respect to the rising edge clock.
제4도는 종래 프레임 펄스가 하강 에지 클럭을 기준으로 흔들릴때의 동작 타이밍도.4 is an operation timing diagram when a conventional frame pulse is shaken with respect to the falling edge clock.
제5도는 본 발명에 의한 프레임 펄스 리타임 회로도.5 is a frame pulse retime circuit diagram according to the present invention.
제6도는 본 발명에서 프레임 펄스가 상승 에지 클럭을 기준으로 흔들릴때의 동작 타이밍도.6 is an operation timing diagram when the frame pulse is shaken with respect to the rising edge clock in the present invention.
제7도는 본 발명에서 프레임 펄스가 하강 에지 클럭을 기준으로 흔들릴때의 동작 타이밍도.7 is an operation timing diagram when the frame pulse is shaken with respect to the falling edge clock in the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100 : 제1디플립플롭 101 : 제1노아게이트100: 1st flip-flop 101: 1st Noah gate
102 : 인버터 103 : 제2디플립플롭102: inverter 103: second dip flip-flop
104 : 제2노아게이트 105 : 오아게이트104: second Noah gate 105: Oagate
106 : 제1멀티플렉서 107 : 제3디플립플롭106: first multiplexer 107: third dip flip-flop
108 : 제2멀티플렉서 109 : 제4디플립플롭108: second multiplexer 109: fourth deflected flop
110 : 제3멀티플렉서 111 : 제5디플립플롭110: third multiplexer 111: fifth dip flip-flop
112 : 제6디플립플롭 113 : 앤드게이트112: sixth flip-flop 113: end gate
본 발명은 프레임 펄스(Frame Pulse) 리타임(Retime)에 관한 것으로, 특히 프레임 펄스와 클럭 사이의 지터(Jitter)가 0.5UIP-P이내일 경우 프레임 펄스의 정상적인 처리가 가능하도록 한 프레임 펄스 리타임 회로에 관한 것이다.The present invention relates to a frame pulse retime, and particularly, a frame pulse retime circuit that enables normal processing of a frame pulse when the jitter between the frame pulse and the clock is within 0.5 UI PP. It is about.
제1도는 종래 상승 에지 클럭을 이용한 프레임 펄스 리타임 회로도로써, 도시된 바와 같이 입력되는 프레임 펄스(FP)를 입력 클럭(CK)에 동기시켜 출력하는 제1디플립플롭(1)과, 상기 입력 클럭에 상기 제1디플립플롭(1)의 출력신호를 동기시켜 출력하는 제2디플립플롭(2)과, 상기 제1디플립플롭(1)의 출력신호와 제2디플립플롭(2)의 출력신호를 논리곱하여 그 결과신호를 제1프레임 폴링 에지 펄스(FFEP1)로 출력하는 앤드게이트(3)로 구성되었다.FIG. 1 is a frame pulse retime circuit diagram using a conventional rising edge clock. As shown in FIG. 1, a first deflip-flop 1 for synchronizing and outputting an input frame pulse FP to an input clock CK, and the input A second flip-flop 2 for synchronizing an output signal of the first flip-flop 1 with a clock, and an output signal and a second flip-flop 2 of the first flip-flop 1 And an AND gate 3 for multiplying the output signal of and outputting the resultant signal as the first frame falling edge pulse FFEP1.
제2도는 종래 하강 에지 클럭을 이용한 프레임 펄스 리타임 회로도로써, 도시된 바와 같이, 입력 클럭(CK)을 위상 반전 시키는 인버터(4)와, 입력되는 프레임 펄스(FP)를 상기 인버터(4)에서 출력된 클럭에 동기시켜 출력하는 제1디플립플롭(5)과, 상기 인버터(4)에서 출력된 클럭신호에 상기 제1디플립플롭(5)의 출력 데이타를 동기시켜 출력하는 제2디플립플롭(6)과, 상기 제1디플립플롭(1)의 출력신호와 상기 제2디플립플롭(6)의 출력신호를 논리곱하여 그 결과신호를 제2프레임 폴링 에지 펄스(FFEP2)로 출력하는 앤드게이트(7)로 구성되었다.FIG. 2 is a frame pulse retime circuit diagram using a conventional falling edge clock. As shown in FIG. 2, an inverter 4 which phase-inverts an input clock CK, and an input frame pulse FP are outputted from the inverter 4. A first deflip flop 5 outputting in synchronization with the output clock and a second deflip output in synchronization with the clock data output from the inverter 4 in synchronization with the output data of the first flip flop 5; A flop 6, an output signal of the first deflip-flop 1 and an output signal of the second deflip-flop 6, and the resultant signal are output as a second frame falling edge pulse FFEP2. It consists of the end gate 7.
이와 같이 구성된 종래 상승/하강 에지 클럭을 이용한 프레임 펄스 리타임 회로의 동작을 첨부한 도면 제3도 및 제4도를 참조하여 상세히 설명하면 다음과 같다.The operation of the frame pulse retime circuit using the conventional rising / falling edge clocks configured as described above will be described in detail with reference to FIGS. 3 and 4.
먼저, 제1도의 제1디플립플롭(1)은 제3도의 (a)와 같은 입력 클럭(CK)의 상승 에지에서 제3도의 (b)와 같은 프레임 펄스(FP)를 리타임하고, 그 출력신호는 다시 제2디플립플롭(2)에서 입력 클럭의 상승 에지에서 리타임된다.First, the first deflip flop 1 of FIG. 1 reframes the frame pulse FP of FIG. 3B at the rising edge of the input clock CK of FIG. The output signal is again re-timed on the rising edge of the input clock on the second flip-flop 2.
이렇게 제1 및 제2디플립플롭(1)(2)에서 각각 출력되는 신호는 앤드게이트(3)에서 논리곱되어 제3도의 (c)와 같은 프레임 폴링 에지 펄스(FFEP1)로 출력 되어진다.In this way, the signals output from the first and second deflip-flops (1) and (2), respectively, are logically multiplied by the AND gate (3) and output as frame polling edge pulses (FFEP1) as shown in FIG.
아울러 상기한 입력 클럭을 제2도의 인버터(4)로 위상 반전 시킨 상태에서 그 반전된 클럭의 하강 에지에서 프레임 펄스를 리타임 시키면 제3도의 (d)와 같은 프레임 폴링 에지 펄스(FFEP2)와 같은 펄스를 얻게된다.In addition, when the input clock is inverted with the inverter 4 of FIG. 2 and the frame pulse is retimed on the falling edge of the inverted clock, the same as the frame falling edge pulse (FFEP2) of FIG. You get a pulse.
여기서 제3도의 각 타이밍도를 살펴보면, 프레임 펄스가 상승 에지 클럭을 기준으로 흔들릴때는 제1프레임 폴링 에지 펄스(FFEP1)는 1클럭의 에러가 있으며, 제2프레임 폴링 에지 펄스(FFEP2)는 에러가 없는 것을 알 수 있다.Referring to each timing diagram of FIG. 3, when the frame pulse is shaken with respect to the rising edge clock, the first frame falling edge pulse FFEP1 has an error of one clock, and the second frame falling edge pulse FFEP2 has an error. It can be seen that there is no.
또한, 제4도에서 보는 바와 같이, 프레임 펄스가 하강 에지 클럭을 기준으로 흔들릴때는 제2프레임 폴링 에지 펄스(FFEP2)는 1클럭의 에러가 있으며, 제1프레임 폴링 에지 펄스(FFEP1)는 에러가 없는 것을 알 수 있다.Also, as shown in FIG. 4, when the frame pulse is shaken with respect to the falling edge clock, the second frame falling edge pulse FFEP2 has an error of one clock, and the first frame falling edge pulse FFEP1 has an error. It can be seen that there is no.
그러나 이러한 종래의 프레임 펄스 리타임 회로는 프레임 펄스와 클럭의 조건에 따라 얻어지는 프레임 폴링 에지 펄스(FFEP)에 에러가 발생되는 문제점이 있었다.However, such a conventional frame pulse retime circuit has a problem that an error occurs in a frame falling edge pulse (FFEP) obtained according to the conditions of the frame pulse and the clock.
즉, 입력 클럭의 상승 에지 클럭을 이용하여 프레임 펄스를 리타임 하는 경우에는 제1프레임 폴링 에지 펄스(FFEP1)에 클럭 에러가 발생하고, 입력 클럭의 하강 에지 클럭을 이용하여 프레임 펄스를 리타임 하면 제2프레임 폴링 에지 펄스(FFEP2)에 클럭 에러가 발생하게 된다.That is, when the frame pulse is retimed using the rising edge clock of the input clock, a clock error occurs in the first frame falling edge pulse FFEP1, and when the frame pulse is retimed using the falling edge clock of the input clock. A clock error occurs in the second frame falling edge pulse FFEP2.
따라서 본 발명은 상기와 같은 종래 기술의 제반 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 프레임 펄스와 클럭 사이의 지터(Jitter)가 0.5UIP-P이내일 경우 프레임 펄스의 정상적인 처리가 가능하도록 한 프레임 펄스 리타임 회로를 제공하는데 있다.Therefore, the present invention is to solve the above problems of the prior art, an object of the present invention is to enable the normal processing of the frame pulse when the jitter (jitter) between the frame pulse and the clock is within 0.5 UI PP It is to provide a pulse time circuit.
이러한 본 발명의 목적을 달성하기 위한 기술적 수단은, 입력 클럭에 프레임 펄스를 동기화시키고 그 반전신호를 출력하는 제1디플립플롭과; 상기 제1디플립플롭의 출력 신호와 상기 프레임 펄스를 노아링하여 그 결과 신호를 출력하는 제1노아게이트와; 상기 입력 클럭을 위상 반전시키는 인버터와; 상기 인버터에서 출력된 신호에 상기 프레임 펄스를 동기화시켜 그 반전신호를 출력하는 제2디플립플롭과; 상기 제2디플립플롭의 출력신호와 상기 프레임 펄스를 노아링하여 그 결과신호를 출력하는 제2노아게이트와; 상기 제1 및 제2노아게이트의 출력신호를 논리합하여 그 결과신호를 선택신호로 출력하는 오아게이트와; 상기 오아게이트에서 출력된 선택신호에 따라 상기 제1노아게이트의 출력신호와 제3디플립플롭의 출력신호중 하나를 선택하여 출력하는 제1멀티플렉서와; 상기 입력 클럭에 상기 제1멀티플렉서의 출력신호를 동기시켜 그 결과신호를 상기 제1멀티플렉서에 피이드백시키는 제3디플립플롭과; 상기 오아게이트에서 출력된 선택신호에 따라 상기 제2노아게이트의 출력신호와 제4디플립플롭의 출력신호중 하나를 선택하여 출력하는 제2멀티플렉서와; 상기 입력 클럭에 상기 제2멀티플렉서의 출력신호를 동기시켜 그 결과신호를 상기 선택신호로 출력하는 제4디플립플롭과; 상기 제4디플립플롭에서 발생된 선택신호에 따라 상기 입력 클럭과 상기 인버터에서 출력되는 클럭중 하나를 선택하여 출력하는 제3멀티플렉서와; 상기 제3멀티플렉서에서 출력된 신호를 클럭으로 상기 프레임 펄스를 동기시켜 출력하는 제5디플립플롭과; 상기 제3멀티플렉서에서 출력된 신호를 클럭으로 상기 제5디플립플롭의 출력신호를 동기시켜 출력하는 제6디플립플롭과; 상기 제5 및 제6디플립플롭에서 각각 출력된 신호를 논리곱하여 그 결과신호를 프레임 폴링 에지 펄스로 출력하는 앤드게이트로 이루어진다.Technical means for achieving the object of the present invention comprises: a first flip-flop for synchronizing the frame pulse to the input clock and output the inverted signal; A first NOR gate for generating an output signal of the first deflip-flop and the frame pulse by outputting a signal; An inverter for phase inverting the input clock; A second flip-flop for synchronizing the frame pulse with a signal output from the inverter and outputting an inverted signal thereof; A second NOR gate for generating an output signal of the result signal of the second flip-flop and the frame pulse; An oragate for ORing the output signals of the first and second NOA gates and outputting a resultant signal as a selection signal; A first multiplexer for selecting and outputting one of an output signal of the first noar gate and an output signal of a third flip-flop according to the selection signal output from the oragate; A third deflip-flop for synchronizing the output signal of the first multiplexer with the input clock and feeding the resulting signal back to the first multiplexer; A second multiplexer for selecting and outputting one of an output signal of the second noar gate and an output signal of a fourth flip-flop according to the selection signal output from the oragate; A fourth deflip-flop for synchronizing the output signal of the second multiplexer with the input clock and outputting the resultant signal as the selection signal; A third multiplexer for selecting and outputting one of the input clock and the clock output from the inverter according to the selection signal generated by the fourth flip-flop; A fifth deflip-flop for synchronizing the frame pulse with a signal output from the third multiplexer and outputting the clock; A sixth flip-flop for synchronizing the output signal of the fifth dip-flop with the signal output from the third multiplexer as a clock; And an AND gate which multiplies the signals output from the fifth and sixth flip-flops, respectively, and outputs the resultant signals as frame falling edge pulses.
이하 본 발명을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제5도는 본 발명에 의한 프레임 펄스 리타임 회로 구성도이다.5 is a block diagram of a frame pulse retime circuit according to the present invention.
도시된 바와 같이, 입력 클럭에 프레임 펄스를 동기화시키고 그 반전신호를 출력하는 제1디플립플롭(100)과; 상기 제1디플립플롭(100)의 출력 신호와 상기 프레임 펄스를 노아링하여 그 결과신호를 출력하는 제1노아게이트(101)와; 상기 입력 클럭을 위상 반전시키는 인버터(102)와; 상기 인버터(102)에서 출력된 신호에 상기 프레임 펄스를 동기화시켜 그 반전신호를 출력하는 제2디플립플롭(103)과; 상기 제2디플립플롭(103)의 출력신호와 상기 프레임 펄스를 노아링하여 그 결과신호를 출력하는 제2노아게이트(104)와; 상기 제1 및 제2노아게이트(101)(104)의 출력신호를 논리합하여 그 결과신호를 선택신호로 출력하는 오아게이트(105)와; 상기 오아게이트(105)에서 출력된 선택신호에 따라 상기 제1노아게이트(101)의 출력신호와 제3디플립플롭(107)의 출력신호중 하나를 선택하여 출력하는 제1멀티플렉서(106)와; 상기 입력 클럭에 상기 제1멀티플렉서(106)의 출력신호를 동기시켜 그 결과신호를 상기 제1멀티플렉서(106)에 피이드백시키는 제3디플립플롭(107)과; 상기 오아게이트(105)에서 출력된 선택신호에 따라 상기 제2노아게이트(104)의 출력신호와 제4디플립플롭(109)의 출력신호중 하나를 선택하여 출력하는 제2멀티플렉서(108)와; 상기 입력 클럭에 상기 제2멀티플렉서(108)의 출력신호를 동기시켜 그 결과신호를 상기 선택신호로 출력하는 제4디플립플롭(109)과; 상기 제4디플립플롭(109)에서 발생된 선택신호에 따라 상기 입력 클럭과 상기 인버터(102)에서 출력되는 클럭중 하나를 선택하여 출력하는 제3멀티플렉서(110)와; 상기 제3멀티플렉서(110)에서 출력된 신호를 클럭으로 상기 프레임 펄스를 동기시켜 출력하는 제5디플립플롭(111)과; 상기 제3멀티플렉서(110)에서 출력된 신호를 클럭으로 상기 제5디플립플롭(111)의 출력신호를 동기시켜 출력하는 제6디플립플롭(112)과; 상기 제5 및 제6디플립플롭(111)(112)에서 각각 출력된 신호를 논리곱하여 그 결과신호를 프레임 폴링 에지 펄스로 출력하는 앤드게이트(113)로 구성 되었다.As shown, a first deflip-flop (100) for synchronizing a frame pulse with an input clock and outputting an inverted signal thereof; A first NOR gate (101) for generating an output signal of the result signal of the first deflip-flop (100) and the frame pulse; An inverter (102) for inverting the input clock; A second deflip-flop (103) for synchronizing the frame pulse with a signal output from the inverter (102) and outputting an inverted signal thereof; A second NOR gate 104 for outputting the output signal of the second flip-flop 103 and the frame pulse and outputting a resultant signal; An OR gate 105 for ORing the output signals of the first and second NOA gates 101 and 104 and outputting the resultant signal as a selection signal; A first multiplexer (106) for selecting and outputting one of an output signal of the first noar gate (101) and an output signal of the third deflip-flop (107) according to the selection signal output from the oragate (105); A third deflip-flop (107) for synchronizing the output signal of the first multiplexer (106) to the input clock and feeding the resulting signal back to the first multiplexer (106); A second multiplexer (108) which selects and outputs one of an output signal of the second noar gate (104) and an output signal of the fourth deflip-flop (109) according to the selection signal output from the oragate (105); A fourth deflip-flop (109) for synchronizing the output signal of the second multiplexer (108) to the input clock and outputting the resultant signal as the selection signal; A third multiplexer (110) for selecting and outputting one of the input clock and the clock output from the inverter (102) according to the selection signal generated by the fourth flip-flop (109); A fifth deflip-flop (111) for synchronizing the frame pulse with a signal output from the third multiplexer (110) as a clock; A sixth flip-flop (112) for synchronizing the output signal of the fifth dip-flop (111) with a clock output from the third multiplexer (110) as a clock; The AND gate 113 is configured to perform an AND operation on the signals output from the fifth and sixth flip-flops 111 and 112 and output the result signals as frame falling edge pulses.
이와 같이 구성된 본 발명에 의한 프레임 펄스 리타임 회로의 작용 및 효과를 첨부한 도면 제6도 및 제7도를 참조하여 상세히 설명하면 다음과 같다.The operation and effects of the frame pulse retime circuit according to the present invention configured as described above will be described in detail with reference to FIGS. 6 and 7.
먼저, 제1디플립플롭(100)은 제6도의 (a)와 같은 입력 클럭에 (b)와 같은 프레임 펄스를 동기화시키고 그 반전신호(/Q)를 출력하여 제1노아게이트(101)의 한 입력단에 인가한다.First, the first flip-flop 100 synchronizes a frame pulse as shown in (b) to an input clock as shown in (a) of FIG. 6 and outputs an inverted signal (/ Q) of the first noar gate 101. Applied to one input.
그러면 제1노아게이트(101)는 그 입력신호와 (b)와 같은 프레임 펄스(FP)를 노아링하여 그 결과신호를 제6도의 (c)와 같은 펄스로 출력하여 제1멀티플렉서(106)의 B입력단에 인가한다.Then, the first NOR gate 101 generates a signal as shown in (c) of FIG. 6 by outputting the input signal and the frame pulse FP as shown in (b) and outputting the resultant signal as a pulse as shown in FIG. Apply to B input terminal.
아울러 인버터(102)는 입력 클럭을 위상 반전시키게 되고, 제2디플립플롭(103)는 인버터(102)에서 출력된 신호에 상기 프레임 펄스를 동기화시켜 그 반전신호(/Q)를 출력하여 제2노아게이트(104)의 한 입력단에 인가한다.In addition, the inverter 102 phase-inverts the input clock, and the second flip-flop 103 synchronizes the frame pulse with the signal output from the inverter 102 to output the inverted signal (/ Q). It is applied to one input terminal of the noah gate 104.
제2노아게이트(104)는 제2디플립플롭(103)의 출력신호와 상기 프레임 펄스를 노아링하여 그 결과신호를 제6도의 (d)와 같은 펄스로 상기한 오아게이트(105)의 타입력단에 인가하게 되며, 이에 따라 오아게이트(105)는 그 두 입력신호를 논리합하여 그 결과신호를 선택신호(S)로 출력하게 된다.The second noble gate 104 noirs the output signal of the second flip-flop 103 and the frame pulse, and the resultant signal is converted into the other pulse of the oa gate 105 with the pulse as shown in (d) of FIG. The OR gate 105 is applied to the input terminal, and the OR gate 105 logically combines the two input signals and outputs the resultant signal as the selection signal S. FIG.
제1멀티플렉서(106)는 오아게이트(105)에서 출력된 선택신호에 따라 제1노아게이트(101)의 출력신호와 제3디플립플롭(107)의 출력신호중 하나를 선택하여 출력시키게 되고, 아울러 제2멀티플렉서(108)도 오아게이트(105)에서 출력된 선택신호에 따라 제2노아게이트(104)의 출력신호와 제4디플립플롭(109)의 출력신호중 하나를 선택하여 출력시키게 된다.The first multiplexer 106 selects and outputs one of an output signal of the first noar gate 101 and an output signal of the third deflip flop 107 according to the selection signal output from the oragate 105. The second multiplexer 108 also selects and outputs one of an output signal of the second noar gate 104 and an output signal of the fourth deflip-flop 109 according to the selection signal output from the oragate 105.
즉, 제1멀티플렉서(106)는 오아게이트(105)에서 출력되는 선택신호가 0이면 제3디플립플롭(107)의 출력신호를 선택하여 출력하게 되고, 선택신호가 1이면 제1노아게이트(101)의 출력신호를 선택하여 출력하게 된다.That is, the first multiplexer 106 selects and outputs the output signal of the third deflip-flop 107 when the selection signal output from the orifice 105 is 0. When the selection signal is 1, the first multiplexer 106 selects the output signal. An output signal of 101 is selected and output.
아울러 제2멀티플렉서(108)도 오아게이트(105)에서 출력되는 선택신호가 0이면 제4디플립플롭(109)의 출력신호를 선택하여 출력하게 되고, 선택신호가 1이면 제2노아게이트(104)의 출력신호를 선택하여 출력하게 된다.In addition, the second multiplexer 108 also selects and outputs an output signal of the fourth deflecting flop 109 when the selection signal output from the oragate 105 is 0, and when the selection signal is 1, the second noar gate 104. ) Output signal is selected.
한편, 제3디플립플롭(107)는 입력 클럭에 제1멀티플렉서(106)의 출력신호를 동기시켜 그 결과신호를 제6도의 (e)와 같은 펄스로 제1멀티플렉서(106)에 피이드백 시키게 되고, 제4디플립플롭(109)은 입력 클럭에 제2멀티플렉서(108)의 출력신호를 동기시켜 그 결과신호를 선택신호(제6도의 (f)신호)로 제3멀티플렉서(110)에 인가한다.On the other hand, the third deflip-flop 107 synchronizes the output signal of the first multiplexer 106 to the input clock and feeds the resultant signal back to the first multiplexer 106 with a pulse as shown in FIG. The fourth deflecting flop 109 synchronizes the output signal of the second multiplexer 108 with the input clock and applies the resultant signal to the third multiplexer 110 as a selection signal ((f) signal in FIG. 6). do.
그러면 제3멀티플렉서(110)는 제4디플립플롭(109)에서 발생된 선택신호에 따라 입력 클럭과 인버터(102)에서 출력되는 클럭중 하나를 선택하여 클럭으로 출력시키게 된다.Then, the third multiplexer 110 selects one of an input clock and a clock output from the inverter 102 according to the selection signal generated by the fourth deflip-flop 109 and outputs the clock.
이에 따라 제5디플립플롭(111)은 제3멀티플렉서(110)에서 출력된 클럭의 상승 에지에서 프레임 펄스를 동기시켜 출력하게 되고, 제6디플립플롭(112)은 그 클럭의 상승 에지에서 제5디플립플롭(111)의 출력신호를 동기화시켜 출력시키게 된다.Accordingly, the fifth deflip-flop 111 outputs the frame pulse on the rising edge of the clock output from the third multiplexer 110, and the sixth deflip-flop 112 generates the fifth deflip-flop 112 on the rising edge of the clock. The output signal of the 5 flip-flop 111 is synchronized.
따라서 앤드게이트(113)는 제5디플립플롭(111)의 출력신호와 제6디플립플롭(112)의 출력신호를 논리곱하여 그 결과신호를 프레임 폴링 에지 펄스(FFEP)로 출력시키게 된다.Accordingly, the AND gate 113 performs an AND operation on the output signal of the fifth deflip-flop 111 and the output signal of the sixth flip-flop 112, and outputs the resulting signal as a frame falling edge pulse FFEP.
이렇게 프레임 폴링 에지 펄스(FFEP)를 생성함으로써 제6도 및 제7도에서 보는 바와 같이, 프레임 펄스가 상승 에지 클럭을 기준으로 흔들릴때 제4디플립플롭(109)에서 출력되는 선택신호가 1이 되므로써 프레임 폴링 에지 펄스(FFEP)를 하강 에지 클럭으로 만들어 에러를 제거할 수 있다.By generating the frame falling edge pulse (FFEP) as shown in FIGS. 6 and 7, when the frame pulse is shaken with respect to the rising edge clock, the selection signal output from the fourth deflip-flop 109 is 1 This eliminates the error by making the frame falling edge pulse (FFEP) a falling edge clock.
아울러 프레임 펄스가 하강 에지 클럭을 기준으로 흔들릴때는 제4디플립플롭(108)에서 출력되는 선택신호가 0이 되므로써 프레임 폴링 에지 펄스(FFEP)를 상승 에지 클럭으로 만들어 에러를 제거하게 되는 것이다.In addition, when the frame pulse is shaken with respect to the falling edge clock, the selection signal output from the fourth flip-flop 108 becomes 0, thereby making the frame falling edge pulse FFEP a rising edge clock to eliminate the error.
이상에서와 같이 본 발명은 프레임 펄스와 클럭의 조건에 무관하게 프레임 폴링 에지 펄스를 만드는데 에러를 방지할 수 있어 프레임 펄스와 클럭 사이의 지터가 0.5UIP-P이내로 움직이는 회로에 효과적으로 적용 가능한 효과가 있다.As described above, the present invention can prevent errors in generating the frame falling edge pulse regardless of the conditions of the frame pulse and the clock, thereby effectively applying jitter between the frame pulse and the clock within 0.5 UI PP .
Claims (1)
Priority Applications (1)
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|---|---|---|---|
| KR1019960003525A KR100219281B1 (en) | 1996-02-14 | 1996-02-14 | Frame pulse retime circuit |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019960003525A KR100219281B1 (en) | 1996-02-14 | 1996-02-14 | Frame pulse retime circuit |
Publications (2)
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| KR100219281B1 true KR100219281B1 (en) | 1999-09-01 |
Family
ID=19451221
Family Applications (1)
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|---|---|---|---|
| KR1019960003525A KR100219281B1 (en) | 1996-02-14 | 1996-02-14 | Frame pulse retime circuit |
Country Status (1)
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-
1996
- 1996-02-14 KR KR1019960003525A patent/KR100219281B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970063929A (en) | 1997-09-12 |
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