KR940004997Y1 - Error detection device of digital data signal - Google Patents
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Abstract
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Description
제1도는 이 고안의 실시예에 따른 디지틀 데이터 신호의 에러검출 장치의 상세 회로도이다.1 is a detailed circuit diagram of an error detection apparatus of a digital data signal according to an embodiment of the present invention.
제2도는 이 고안의 실시예에 따른 디지틀 데이터 신호의 에러검출 장치의 동작 파형도이다.2 is an operation waveform diagram of an error detection apparatus of a digital data signal according to an embodiment of the present invention.
이 고안은 디지탈 데이터(digital data)신호의 에러(error)검출 장치에 관한 것으로서, 더욱 상세하게 말하자면 직렬로 전송되는 디지탈 데이터 신호로부터 하이비트나 로우비트가 연속해서 입력되는 경우에 이를 에러로 간주하여 시프트 레지스터를 이용하여 에러의 발생여부를 간단하게 검출해내는 디지틀 데이터 신호의 에러검출장치에 관한 것이다.The present invention relates to an error detection device of a digital data signal. More specifically, when a high bit or a low bit is continuously input from a digital data signal transmitted in serial, it is regarded as an error and shifted. The present invention relates to an error detection device for digital data signals that simply detects whether an error has occurred using a register.
디지틀 신호를 전송하는데 있어 잡음(noise)에 의한 에러신호의 발생은 피하기가 어렵다. 이러한 경우에 전송되고 있는 신호로부터 에러신호의 발생을 감지하여, 상기한 에러신호를 제거함으로써 원래의 신호를 복구하는 것은 데이터 통신의 신뢰성을 높이는 매우 중요한 일이다. 이러한 에러검출 장치로서 대한민국 특허출원 공고번호 91-697호 "에러검출 로직을 사용하는 블럭코딩 디코더"등이 개시된 바 있다. 그러나 상기한 종래의 에러검출 장치는 오증 생성기를 사용하는데 그 구성이 복잡하고 방법이 난이한 단점이 있다.It is difficult to avoid the generation of error signals due to noise in transmitting digital signals. In such a case, it is very important to increase the reliability of data communication by detecting the occurrence of an error signal from the signal being transmitted and recovering the original signal by removing the error signal. As such an error detection apparatus, Korean Patent Application Publication No. 91-697 entitled "Blockcoding Decoder Using Error Detection Logic" has been disclosed. However, the conventional error detection apparatus described above has a disadvantage in that its configuration is complicated and its method is difficult.
따라서 이 고안의 목적은 상기한 종래의 단점을 해결하기 위한 안출된 것으로서, 직렬로 전송되는 디지틀 데이터 입력신호로부터 하이비트나 로우비트가 연속해서 연속해서 입력되는 경우에 이를 에러로 간주하여 시프트 레지스터를 이용하여 에러의 발생을 검출함으로써 그 구성이 간단하고 방법의 실시에 대한 난이도가 크지 않은 디지탈 데이터 신호의 에러 검출장치를 제공하는데 있다.Accordingly, an object of the present invention is to solve the above-mentioned drawbacks, and when a high or low bit is continuously input from a serial data input signal transmitted serially, it is regarded as an error and uses a shift register. The present invention provides an error detection apparatus for a digital data signal whose configuration is simple and the difficulty of implementation of the method is not large.
상기한 목적을 달성하기 위한 수단으로서 이 고안의 구성은 전원이 인가되면 클럭신호를 발생시켜 출력하는 클럭 발생부와; 데이터 입력신호선과 상기 클럭 발생부의 출력단에 연결되어, 클럭신호가 천이될때마다 입력신호를 1비트씩 시프트시킴으로써 데이터의 상태 비교에 필요한 시프트 신호를 발생시켜 출력하는 n비트 시프트 레지스터(shift register)와; 상기 n비트 시프트 레지스터의 출력단에 연결되어, n비트 시프트 레지스터의 시프트 출력신호를 지연시켜 출력함으로써 출력 타이밍(timing)을 조절하는 하는 지연버퍼(delay buffer)와; 상기 n비트 시프트 레지스터의 출력단에 연결되어, 데이터 입력신호가 연속해서 하이비트나 로우비트로 입력될 경우에 이를 에러로 간주하여 에러의 발생을 검출하는 데이터 상태비교부로 이루어진다.As a means for achieving the above object, the constitution of the present invention includes a clock generator for generating and outputting a clock signal when power is applied; An n-bit shift register connected to a data input signal line and an output terminal of the clock generator, for generating and outputting a shift signal for comparing the state of data by shifting the input signal by one bit each time the clock signal transitions; A delay buffer connected to an output terminal of the n-bit shift register to adjust an output timing by delaying and outputting a shift output signal of the n-bit shift register; It is connected to the output terminal of the n-bit shift register, and consists of a data state comparison unit for detecting the occurrence of an error when the data input signal is continuously input in a high or low bit.
상기한 구성에 의하여, 이 고안이 속하는 기술분야에서 통상의 지식을 가진자가 이 고안을 용이하게 실시할 수 있는 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 상세히 설명한다.By the above configuration, the most preferred embodiment that can be easily implemented by those skilled in the art to which this invention belongs will be described in detail with reference to the accompanying drawings.
제1도는 이 고안의 실시예에 따른 디지틀 데이터 신호의 에러검출 장치의 상세 회로도이다.1 is a detailed circuit diagram of an error detection apparatus of a digital data signal according to an embodiment of the present invention.
제1도에 도시되어 있듯이 이 고안의 실시예에 따른 디지틀 데이터 신호의 에러검출 장치의 구성은, 클럭발생부(10)와, 데이터 입력신호선(DIN)과 클럭발생부(10)의 출력단에 입력단이 연결되어 있는 시프트 레지스터(20)와, 상기 시프트 레지스터(20)의 출력단에 입력단이 연결되어 있는 지연버퍼(30)와, 상기 시프트 레지스터(20)의 출력단에 입력단이 연결되어 있는 데이터 상태비교부(40)로 이루어진다.As shown in FIG. 1, the configuration of an error detection apparatus for a digital data signal according to an embodiment of the present invention includes an input terminal at the output terminal of the clock generator 10, the data input signal line DIN, and the clock generator 10. As shown in FIG. A data state comparison unit having a connected shift register 20, a delay buffer 30 having an input terminal connected to an output terminal of the shift register 20, and an input terminal connected to an output terminal of the shift register 20. It consists of 40.
상기한 시프트 레지스터(20)의 구성은, 클럭 발생부(10)의 출력단자에 클럭 입력단자가(CLK)가 연결되고, 데이터 입력신호선(DIN)에 입력단자(D)가 연결된 제1D형 플립플롭(flip-flop)(DF21)과, 클럭 발생부(10)의 출력단자에 클럭 입력단자(CLK)가 연결되고 제1 D형 플립플롭(DF21)의 출력단자(Q)에 입력단자(D)가 연결된 제2D형 플립플롭(DF22)과, 클럭 발생부(10)의 출력단자에 클럭 입력단자가(CLK)가 연결되고 제2 D형 플립플롭(DF22)의 출력단자(Q)에 입력단자(D)가 연결된 제3 D형 플립플롭(DF23)으로 이루어진다.The shift register 20 includes a first type flip having a clock input terminal CLK connected to an output terminal of the clock generator 10 and an input terminal D connected to a data input signal line DIN. The flop DF21 and the clock input terminal CLK are connected to the output terminal of the clock generator 10, and the input terminal D is connected to the output terminal Q of the first D-type flip-flop DF21. ) Is connected to the 2D type flip-flop (DF22) and the clock terminal 10, the clock input terminal (CLK) is connected to the output terminal (Q) of the second D-type flip-flop (DF22) The third D flip-flop DF23 is connected to the terminal D.
또한 상기한 지연버퍼(30)의 구성은, 시프트 레지스터(20)의 제3 D형 플립플롭(DF23)의 출력단자(Q)에 한쪽 입력단자가 연결되고 다른한쪽의 입력단자는 접지되어 있는 제1 NOR게이트(gate)(G31)와, 제1 NOR게이트(G31)의 출력단자에 한쪽 입력단자가 연결되고 다른한쪽의 입력단자는 접지되어 있는 제2NOR게이트(G32)로 이루어진다.The delay buffer 30 has a structure in which one input terminal is connected to the output terminal Q of the third D flip-flop DF23 of the shift register 20, and the other input terminal is grounded. One NOR gate G31 and one input terminal are connected to the output terminal of the first NOR gate G31, and the other input terminal includes a second NOR gate G32 grounded.
그리고 상기한 데이터 상태비교부(40)의 구성은, 시프트 레지스터(20)의 제1, 제2, 제3 D형 플립플롭(DF21, DF22, DF23)의 출력단자(Q)에 각각의 입력단자가 연결된 AND 게이트(G41)와, 시프트 레지스터(20)의 제1, 제2, 제3 D형 플립플롭(DF21, DF22, DF23)의 반전 출력단자(/Q)에 각각의 입력단자가 연결된 AND 게이터(G42), 상기한 AND 게이트(G41, G420의 출력단자에 각각의 입력단자가 연결된 NOR게이트(G43)와, NOR 게이트(G43)의 출력단자에 입력단자(D)가 연결되고 클럭 발생부(10)의 출력단자에 클럭 입력단자(CLK)가 연결된 D형 플립플롭(DF41)으로 이루어진다.The data state comparator 40 has a configuration in which the input terminals Q of the first, second, and third D-type flip-flops DF21, DF22, and DF23 of the shift register 20 are respectively input terminals. AND connected to an AND gate (G41) connected to each other and an inverted output terminal (/ Q) of the first, second, and third D-type flip-flops (DF21, DF22, and DF23) of the shift register 20, respectively. The gate generator G42, the NOR gate G43 connected to each of the input terminals of the AND gates G41 and G420, and the input terminal D are connected to the output terminal of the NOR gate G43, and the clock generator It consists of a D flip-flop DF41 connected to the clock input terminal CLK at the output terminal of (10).
이 고안의 실시예에서는 상기한 시프트 레지스터(20)로서 3개의 D형 플립플롭(DF21, DF22, DF23)을 사용하였으나, 이 고안의 기술적 범위는 여기에 한정되지 않고, 데이터 입력신호(DIN)의 성격에 따라 D형 플립플롭의 수가 조정되어 질 수 있다. 즉, 데이터 입력신호(DIN)중에 가장 긴 펄스폭을 갖는 신호의 펄스폭이 클럭신호(CLK)의 상승 모서리(rising edge)에서 시작하여 n주기(클럭신호) 동안 지속된다면 이때의 시프트 레지스터(20)의 D형 플립플롭의 수는 n개가 된다.In the embodiment of the present invention, three D-type flip-flops DF21, DF22, and DF23 are used as the shift register 20. However, the technical scope of the present invention is not limited thereto, and the data input signal DIN Depending on the nature, the number of D-type flip-flops can be adjusted. That is, if the pulse width of the signal having the longest pulse width among the data input signals DIN starts at the rising edge of the clock signal CLK and lasts for n periods (clock signals), the shift register 20 at this time The number of D-type flip-flops in N) is n.
상기한 구성에 의한 이 고안의 실시예에 따른 디지틀 데이터 신호의 에러검출 장치의 동작은 다음과 같다.The operation of the error detection apparatus of the digital data signal according to the embodiment of the present invention with the above configuration is as follows.
디지틀 데이터 신호의 에러검출 장치에 전원이 공급되면, 클럭 발생부(10)에 의해 발생된 클럭신호가 시프트 레지스터(20)와 데이터 상태비교부(40)로 입력되면서 디지틀 데이터 신호의 에러검출 장치의 동작이 시작된다.When power is supplied to the error detection device of the digital data signal, the clock signal generated by the clock generator 10 is input to the shift register 20 and the data state comparator 40, and thus the error detection device of the digital data signal is detected. The operation begins.
디지틀 데이터 신호의 에러검출 장치가 동작된 후에, 데이터 입력신호(DIN)가 시프트 레지스터(20)의 제1 D형 플립플롭(DF21)의 입력단자(D)로 입력된다. 상기한 데이터 입력신호(DIN)의 파형이 제2도에 도시되어 있다. 제2도는 이 고안의 실시예에 따른 디지틀 데이터 신호의 에러검출 장치의 동작 파형도이다. 제2도에 도시되어 있듯이, 데이터 입력신호(DIN)의 하이(high)상태는 클럭신호(CLK)의 상승 모서리로부터 3번째 상승 모서리나 그 이전에 변화된다.After the error detection apparatus of the digital data signal is operated, the data input signal DIN is input to the input terminal D of the first D-type flip-flop DF21 of the shift register 20. The waveform of the data input signal DIN described above is shown in FIG. 2 is an operation waveform diagram of an error detection apparatus of a digital data signal according to an embodiment of the present invention. As shown in FIG. 2, the high state of the data input signal DIN is changed at or before the third rising edge from the rising edge of the clock signal CLK.
데이터 입력신호(DIN)가 제1 D형 플립플롭(DF21)에 입력되면, 제1 D형 플립플롭(DF21)은 클럭신호(CLK)의 상승 모서리에서 그때의 데이터 입력신호(DIN)의 값을 출력단자(Q)로 출력하고, 상기한 데이터 입력신호(DIN)의 반전된 값을 반전 출력단자(/Q)로 출력한 뒤에 다음 클럭신호(CLK)의 상승 모서리가 될때까지 그 값을 유지한다.When the data input signal DIN is input to the first D flip-flop DF21, the first D flip-flop DF21 receives the value of the data input signal DIN at the rising edge of the clock signal CLK. Outputs to the output terminal Q, outputs the inverted value of the data input signal DIN to the inverted output terminal / Q, and maintains the value until the rising edge of the next clock signal CLK. .
결국 데이터 입력신호(DIN)는 제1 D형 플립플롭(DF21)에 의해 클럭신호(CLK)의 반주기 동안 지연되어,제2 D형 플립플롭(DF22)과 데이터 상태비교부(40)로 출력된다. 제1 D형 플립플롭(DF21)의 출력단자(Q)와 반전 출력단자(/Q)의 출력파형(A,D)이 제2도에 도시되어 있다.As a result, the data input signal DIN is delayed for a half period of the clock signal CLK by the first D-type flip-flop DF21 and output to the second D-type flip-flop DF22 and the data state comparator 40. . The output waveforms Q of the first D flip-flop DF21 and the output waveforms A and D of the inverted output terminal / Q are shown in FIG.
제1 D형 플립플롭(DF21)의 출력단자(Q)의 신호(A)가 제2 D형 플립플롭(DF22)에 입력되면, 제2 D형 플립플롭(DF22)은 클럭신호(CLK)의 상승모서리에서 그때의 입력신호(A)의 값을 출력단자(Q)로 출력하고, 상기한 입력신호(A)의 반전된 값을 반전출력단자(1Q)로 출력한 뒤에 다음 클럭신호(CLK)의 상승모서리가 될때까지 그 값을 유지한다. 결국 제1 D형 플립플롭(DF21)의 출력단자(Q)의 신호(A)는 제2 D형플롭플롭(DF22)에 의해 클럭신호(CLK)의 반주기 동안 지연되어, 제3 D형 플립플롭(DF23)과 데이터 상태 비교부(40)로 출력된다. 제2 D형 플립플롭(DF22)의 출력단자(Q)와 반전 출력단자(1Q)의 출력파형(B,E)이 제2도에 도시되어 있다.When the signal A of the output terminal Q of the first D flip-flop DF21 is input to the second D flip-flop DF22, the second D flip-flop DF22 is connected to the clock signal CLK. The rising edge outputs the value of the input signal A at the output terminal Q, outputs the inverted value of the input signal A to the inversion output terminal 1Q, and then the next clock signal CLK. Keep the value until the rising edge of. As a result, the signal A of the output terminal Q of the first D flip-flop DF21 is delayed for a half period of the clock signal CLK by the second D-flop flop DF22, and thus the third D flip-flop A signal is output to the DF23 and the data state comparator 40. The output terminals Q of the second D flip-flop DF22 and the output waveforms B, E of the inverted output terminal 1Q are shown in FIG.
제2 D형 플립플롭(DF22)의 출력단자(Q)의 신호(B)가 제3 D형 플립플롭(DF23)에 입력되면, 제3 D플립플롭(DF23)은 클럭신호(CLK)의 상승 모서리에서 그 때의 입력신호(B)의 값을 출력단자(Q)로 출력하고, 상기한 입력신호(B)의 반전된 값을 반전 출력단자(/Q)로 출력한 뒤에 다음 클럭신호(CLK)의 상승 모서리가 될때까지 그 값을 유지한다.When the signal B of the output terminal Q of the second D flip-flop DF22 is input to the third D flip-flop DF23, the third D flip-flop DF23 rises of the clock signal CLK. At the corners, the value of the input signal B at that time is output to the output terminal Q, and the inverted value of the input signal B is output to the inversion output terminal / Q, and then the next clock signal CLK is output. Keep the value until the rising edge of).
결국 제2 D형 플립플롭(DF22)의 출력단자(Q)의 신호(B)는 제3 D형 플립플롭(DF23)에 의해 클럭신호(CLK)의 반주기 동안 지연되어 지연 버퍼(30)와 데이터 상태비교부(40)로 출력된다. 제3 D형 플립플롭(DF23)의 출력단자(Q)와 반전 출력단자(/Q)의 출력파형(C, F)이 제2도에 도시되어 있다.As a result, the signal B of the output terminal Q of the second D-type flip-flop DF22 is delayed for half a period of the clock signal CLK by the third D-type flip-flop DF23, and thus the data is transmitted to the delay buffer 30 and the data. It is output to the state comparator 40. Output waveforms Q and F of the third D-type flip-flop DF23 and the inverted output terminal / Q are shown in FIG.
제2도에 도시되어 있듯이, 시프트 레지스터(20)의 출력신호(A, B, C)는 데이터 입력신호(DIN)가 클럭신호(CLK)의 상승 모서리에서 1비트씩 시프트되고 있음을 보여주고 있다.As shown in FIG. 2, the output signals A, B, and C of the shift register 20 show that the data input signal DIN is shifted by one bit at the rising edge of the clock signal CLK. .
시프트 레지스터(20)의 제3 D형 플립플롭(DF23)의 출력신호(C)가 지연 버퍼(30)로 입력되면, 상기한 지연버퍼(30)의 입력신호(C)는 제1NOR 게이트(G31)에 의해 위상이 반전된 뒤에 다시 제2 NOR 게이트(G32)에 의해 위상이 반전되어 출력된다. 이 과정에서 지연버퍼(30)에 의해 시간이 지연됨으로써 출력 타이밍이 조절된 출력신호(DOUT)가 외부로 출력된다.When the output signal C of the third D flip-flop DF23 of the shift register 20 is input to the delay buffer 30, the input signal C of the delay buffer 30 is the first NOR gate G31. After the phase is reversed by), the phase is inverted and output again by the second NOR gate G32. In this process, the time is delayed by the delay buffer 30, so that the output signal DOUT whose output timing is adjusted is output to the outside.
시프트 레지스터(20)의 제1, 제2, 제3 플립플롭(DF21, DF22, DF23)의 출력신호(A, B, C)와 번전 출력신호(D, E, F)가 데이터 상태비교부(40)의 AND 게이트(G41, G42)로 각각 입력되면, AND 게이트(G41, G42)에 의해 논리곱되어 NOR 게이트(G43)로 출력된다. 따라서 입력신호(A, B, C)가 모두 하이 상태이거나 모두 로우(low)상태일 경우에 데이터 상태비교부(40)의 NOR 게이트(G43)의 출력신호는 로우상태가 된다.The output signals A, B, and C and the power output signals D, E, and F of the first, second, and third flip-flops DF21, DF22, and DF23 of the shift register 20 are compared with the data state comparator ( When input to the AND gates G41 and G42 of 40, respectively, the AND gates G41 and G42 are multiplied by the AND gates G41 and G42 and output to the NOR gate G43. Therefore, when the input signals A, B, and C are all high or all low, the output signal of the NOR gate G43 of the data state comparator 40 goes low.
상기한 NOR 게이트(G43)의 출력신호가 D형 플립플롭(DF41)에 입력되면 D형 플립플롭(DF41)은 클럭신호(CLK)의 상승 모서리에서 입력신호의 반전된 값을 반전 출력단자(/Q)로 출력한다. 그러므로 데이터 상태비교부(40)는 클럭신호(CLK)의 상승 모서리에서 입력신호(A, B, C)가 모두 하이상태이거나 모두 로우상태일 경우에 하이상태의 출력신호(CD)를 출력한다.When the output signal of the NOR gate G43 is input to the D flip-flop DF41, the D flip-flop DF41 inverts the inverted value of the input signal at the rising edge of the clock signal CLK. Output to Q). Therefore, the data state comparison unit 40 outputs the output signal CD in the high state when the input signals A, B, and C are all high or low in the rising edge of the clock signal CLK.
따라서 상기한 바와 같이 데이터 상태비교부(40)의 출력신호(CD)가 하이상태로 되는 경우에는 데이터 입력신호(DIN)가 연속해서 하이비트이거나 로우비트임을 의미하는데, 데이터 상태비교부(40)의 입력신호(A, B, C)가 모두 로우상태일 경우에는 데이터 입력신호(DIN)가 입력되고 있지 않음을 뜻하며, 데이타 입력신호(DIN)가 입력되고 있는 상태에서는 데이터 상태비교부(40)의 입력신호(A, B, C)가 모두 하이상태가 되는 경우는 발생이 될 수가 없으므로 노이즈에 의한 에러가 발생이 되었음을 의미한다.Accordingly, as described above, when the output signal CD of the data state comparator 40 becomes high, it means that the data input signal DIN is continuously high or low bit. The data state comparator 40 When the input signals A, B, and C are all low, it means that the data input signal DIN is not being input. In the state where the data input signal DIN is being input, the data state comparator 40 If the input signals A, B, and C all become high, it cannot be generated, which means that an error due to noise has occurred.
따라서 데이터 입력신호(DIN)가 입력되고 있지 않아 데이터 상태비교부(40)의 출력신호(CD)가 로우상태가 되거나, 데이터 입력신호(DIN)가 입력되고 있는데도 데이터 상태비교부(40)의 출력신호(CD)가 하이상태가 되면 데이터 입력신호(DIN)에 에러가 발생하였음을 나타낼수가 있다.Therefore, even when the data input signal DIN is not inputted, the output signal CD of the data state comparator 40 goes low or the data state comparator 40 is output even though the data input signal DIN is being input. When the signal CD becomes high, it may indicate that an error has occurred in the data input signal DIN.
이상에서와 같이 이 고안의 실시예에서, 직렬로 전송되는 디지틀 데이터 입력신호로부터 하이비트나 로우비트가 연속해서 입력되는 경우에 이를 에러로 간주하여 시프트 레지스터를 이용하여 에러의 발생을 검출함으로써 그 구성이 간단하고 방법의 실시에 대한 난이도가 크지 않은 디지틀 데이터 신호의 에러검출 장치를 제공할 수가 있다. 이 고안의 이러한 효과는 디지틀 데이터 전송신호의 에러검출 장치 분야에서 이용될 수 있다.As described above, in the embodiment of the present invention, when a high bit or a low bit is continuously input from a digital data input signal transmitted in series, it is regarded as an error, and its configuration is detected by detecting the occurrence of an error using a shift register. It is possible to provide an error detection device for a digital data signal that is simple and not difficult to implement. This effect of the present invention can be used in the field of error detection device of digital data transmission signal.
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