JPH03212861A - Digital servo device - Google Patents
Digital servo deviceInfo
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- JPH03212861A JPH03212861A JP2007428A JP742890A JPH03212861A JP H03212861 A JPH03212861 A JP H03212861A JP 2007428 A JP2007428 A JP 2007428A JP 742890 A JP742890 A JP 742890A JP H03212861 A JPH03212861 A JP H03212861A
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- deviation
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- Rotational Drive Of Disk (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は回転速度と回転位相を制御するためのディジタ
ルサーボ装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a digital servo device for controlling rotational speed and rotational phase.
従来の技術 第3図は従来のディジタルサーボ装置である。Conventional technology FIG. 3 shows a conventional digital servo device.
回転速度情報(以下FG倍信号いう)によって、速度プ
リセットデータ発生回路1より基準値Npsを速度比較
カウンター2ヘプリセツトする。Based on the rotational speed information (hereinafter referred to as FG multiplication signal), the speed preset data generation circuit 1 presets the reference value Nps into the speed comparison counter 2.
速度比較カウンター2によって計数を行ないプリセット
位置より1周期遅れた位置でその時の計数値を速度ラッ
チ回路3ヘラツチする。ラッチした計数値が回転速度偏
差出力となる。位相比較カウンター6の計数値がNFの
時に位相プリセットデータ発生回路7より基準値Npp
を位相比較カウンター6ヘブリセツトし、計数を行なう
。ヘッドスイッチング信号の立下がり位置で位相比較カ
ウンター6の計数値を位相ラッチ回路8ヘラツチし位相
偏差出力とする。速度偏差出力が所定値以外(制御範囲
以外)であることがNL−NH検出回路4によって検出
された場合、位相偏差出力を零にすることで回転位相を
制御せず回転速度制御のみを行なう。これは回転速度が
制御範囲以外にある時の回転位相偏差出力は正常な制御
出力ではないため位相偏差出力自体が外乱要素となる。A speed comparison counter 2 performs counting, and a speed latch circuit 3 latches the counted value at a position one cycle behind the preset position. The latched count value becomes the rotation speed deviation output. When the count value of the phase comparison counter 6 is NF, the reference value Npp is output from the phase preset data generation circuit 7.
Reset the phase comparison counter 6 and perform counting. At the falling position of the head switching signal, the count value of the phase comparison counter 6 is latched by the phase latch circuit 8 to provide a phase deviation output. When the NL-NH detection circuit 4 detects that the speed deviation output is outside the predetermined value (outside the control range), the phase deviation output is set to zero to perform only rotational speed control without controlling the rotational phase. This is because the rotational phase deviation output when the rotational speed is outside the control range is not a normal control output, so the phase deviation output itself becomes a disturbance element.
位相偏差出力を零として位相偏差出力による外乱を防ぐ
ためである。This is to set the phase deviation output to zero to prevent disturbance due to the phase deviation output.
発明が解決しようとする課題
このような従来の構成の場合、第4図のタイミングチャ
ートに示すように速度偏差出力(第4図a)が所定値以
外(以下アンロック状態という)から所定値以内(以下
ロック状態という)に変化した場合、アンロック状態中
は位相偏差出力を零として位相01 mをしていないた
めロック状態に入った直後の位相偏差出力は正常な制御
出力でないため位相偏差出力自体が外乱要素となるとい
う問題点があった。本発明は上記従来例の問題点を解決
することのできるディジタルサーボ装置を提供すること
を目的とする。Problems to be Solved by the Invention In the case of such a conventional configuration, as shown in the timing chart of Fig. 4, the speed deviation output (Fig. 4 a) changes from a value other than a predetermined value (hereinafter referred to as unlocked state) to within a predetermined value. (hereinafter referred to as the locked state), the phase deviation output is set to zero during the unlocked state and the phase 01 m is not performed, so the phase deviation output immediately after entering the locked state is not a normal control output, so the phase deviation output is output. There was a problem in that it itself became a disturbance element. SUMMARY OF THE INVENTION An object of the present invention is to provide a digital servo device that can solve the problems of the conventional example.
課題を解決するための手段
この問題点を解決するために本発明のディジタルサーボ
装置は、速度偏差出力がアンロック状態にある時、位相
比較カウンターへ偏差零をプリセットし位相ラッチ回路
へ位相比較カウンターの偏差零をラッチさせる構成によ
って前述の問題点を解決しようとするものである。Means for Solving the Problem In order to solve this problem, the digital servo device of the present invention presets the deviation zero to the phase comparison counter when the speed deviation output is in the unlocked state, and presets the phase comparison counter to the phase latch circuit. This is an attempt to solve the above-mentioned problem by a configuration that latches the zero deviation of .
作用
この構成により、アンロック状態からロック状態に変化
した直後であっても位相偏差出力は零となっているため
位相偏差出力は外乱要素とならず位相比較カウンターも
偏差零の状態で計数しているため、偏差零出力時の位相
制御と同等の動作をするため制御を乱すことがなくなる
。Effect: With this configuration, the phase deviation output is zero even immediately after changing from the unlocked state to the locked state, so the phase deviation output does not become a disturbance element and the phase comparison counter counts with the deviation being zero. Therefore, the operation is the same as phase control when outputting zero deviation, so the control is not disturbed.
実施例
第1図は本発明の一実施例によるディジタルサーボ装置
の機能ブロック図である。第1図において、11は回転
速度の基準値を発生するための速度プリセットデータ発
生回路、12は回転速度の計数を行なうための速度比較
カウンター 13は計数値をラッチするための速度ラッ
チ回路、14は速度偏差出力の偏差値を判別するNL−
NH検出回路、15は回転位相の基準値を発生するため
の位相プリセットデータ発生回路、16は回転位相の計
数を行なうための位相比較カウンター 17は計数値を
ラッチするための位相ラッチ回路、18は位相比較カウ
ンターの計数値NFを検出するためのNF検出回路、1
9は速度偏差出力が所定値以外(アンロック状態)の時
にヘッドスイッチング信号を通過させるためのAND回
路、2oはAND回路19の出力またはNP検出回路1
8の出力を通過させるためのOR回路によって構成され
ている。Embodiment FIG. 1 is a functional block diagram of a digital servo device according to an embodiment of the present invention. In FIG. 1, 11 is a speed preset data generation circuit for generating a reference value of rotation speed, 12 is a speed comparison counter for counting rotation speed, 13 is a speed latch circuit for latching a counted value, and 14 is a speed comparison counter for counting rotation speed. is NL-, which determines the deviation value of the speed deviation output.
NH detection circuit; 15, a phase preset data generation circuit for generating a reference value of the rotational phase; 16, a phase comparison counter for counting the rotational phase; 17, a phase latch circuit for latching the counted value; 18, a phase comparison counter for counting the rotational phase; NF detection circuit for detecting count value NF of phase comparison counter, 1
9 is an AND circuit for passing the head switching signal when the speed deviation output is other than a predetermined value (unlocked state); 2o is the output of the AND circuit 19 or the NP detection circuit 1
It is constituted by an OR circuit for passing the outputs of 8.
以上のように構成された本実施例のディジタルサーボ装
置について以下その動作を説明する。まず、FG信号に
よって速度プリセットデータ発生回路11より基準値N
FSを速度比較カウンター12ヘフリセツトする。速度
比較カウンター12によって計数を行ないプリセット位
置より1周期遅れた位置でその時の計数値を速度ラッチ
回路13ヘラツチする。ラッチした計数値が回転速度偏
差出力となる。位相比較カウンター16の計数値がNF
の時に位相プリセットデータ発生回路15より基準値N
PPを位相比較カウンター16ヘブリセツトし計数を行
なう。ヘッドスイッチング信号の立下がり位置で位相比
較カウンター16の計数値を位相ラッチ回路17ヘラツ
チし位相偏差出方とする。12図のタイミングチャート
に示すように回転速度がアンロック状態にある時ヘッド
スイッチング信号(第2図b)の立下がり位置で位相比
較カウンター16へ偏差零の値をプリセットしく第2図
d)、位相ラッチ回路17へ位相比較カウンター16の
偏差零をラッチする。The operation of the digital servo device of this embodiment configured as described above will be explained below. First, the speed preset data generation circuit 11 generates the reference value N by the FG signal.
Reset FS to speed comparison counter 12. A speed comparison counter 12 performs counting, and a speed latch circuit 13 latches the counted value at a position one cycle behind the preset position. The latched count value becomes the rotation speed deviation output. The count value of the phase comparison counter 16 is NF
When the phase preset data generation circuit 15 outputs the reference value N
PP is reset to phase comparison counter 16 and counting is performed. At the falling position of the head switching signal, the count value of the phase comparison counter 16 is latched by the phase latch circuit 17 to obtain a phase deviation. As shown in the timing chart of Fig. 12, when the rotational speed is in the unlocked state, a zero deviation value is preset in the phase comparison counter 16 at the falling position of the head switching signal (Fig. 2b). The zero deviation of the phase comparison counter 16 is latched into the phase latch circuit 17.
以上のように本実施例によれば、アンロック状態時ヘッ
ドスイッチング信号の立下がり位置で偏差零をプリセッ
ト、ラッチすることにより、アンロック状態からロック
状態へ変化した直後でも位相比較カウンター16が偏差
零の状態で計数し位相ラッチ回路17が偏差出力零を出
力しているため通常の制御がかかっている状態と同じに
なっているので位相偏差出力が外乱となることを防ぐこ
とができる。As described above, according to this embodiment, by presetting and latching the deviation to zero at the falling position of the head switching signal in the unlocked state, the phase comparison counter 16 can detect the deviation even immediately after changing from the unlocked state to the locked state. Since the count is performed in a zero state and the phase latch circuit 17 outputs a deviation output of zero, the state is the same as that under normal control, so that the phase deviation output can be prevented from becoming a disturbance.
発明の効果
本発明はアンロック状態の時にヘッドスイッチング信号
の立下がり位置で偏差零を位相比較カウンターヘプリセ
ットし、位相ラッチ回路へ位相比較カウンターの偏差零
をラッチ子ることによりアンロック状態からロック状態
へ変化した直後でも位相偏差出力がサーボを乱すのを防
ぐことができるため、サーボ特性の優れた回路を実現で
きる。Effects of the Invention The present invention presets the zero deviation in the phase comparison counter at the fall position of the head switching signal when in the unlocked state, and latches the zero deviation of the phase comparison counter into the phase latch circuit, thereby locking from the unlocked state. Since it is possible to prevent the phase deviation output from disturbing the servo even immediately after the state changes, a circuit with excellent servo characteristics can be realized.
第1図は本発明の一実施例によるディジタルサーボ装置
の機能ブロック図、第2図は第1図の一実施例の動作タ
イミングチャート図、第3図はディジタルサーボ装置の
従来の技術における機能ブロック図、第4図は第3図の
動作タイミングチャート図である。
1.11・・・・・・速度プリセットデータ発生回路、
2.12・・・・・・速度比較カウンター 3,13・
・・・・・速度ラッチ回路、4,14・・・・・・NL
−NH検出回路、5.21・・・・・・ディジタル速度
弁別器、6,16・・・・・・位相比較カウンター 7
.15・・・・・・位相プリセットデータ発生回路、8
,17・・・・・・位相う3ツチ回路、9.18・・・
・・・NF検出回路、10.22・・・・・・ディジタ
ル位相弁別器、19・・・・・・AND回路、20・・
・・・・OR回路。FIG. 1 is a functional block diagram of a digital servo device according to an embodiment of the present invention, FIG. 2 is an operation timing chart of the embodiment of FIG. 1, and FIG. 3 is a functional block diagram of a conventional digital servo device. 4 is an operation timing chart of FIG. 3. 1.11... Speed preset data generation circuit,
2.12... Speed comparison counter 3,13.
...Speed latch circuit, 4,14...NL
-NH detection circuit, 5.21...Digital speed discriminator, 6,16...Phase comparison counter 7
.. 15...Phase preset data generation circuit, 8
, 17... Phase-shifting triple circuit, 9.18...
...NF detection circuit, 10.22...Digital phase discriminator, 19...AND circuit, 20...
...OR circuit.
Claims (1)
前記ディジタル速度弁別器の偏差出力が所定値以外の時
に被制御信号によってディジタル位相弁別器の位相偏差
を計数する位相比較カウンターへ偏差零をプリセットし
、位相ラッチ回路へ位相比較カウンターの偏差零をラッ
チし位相偏差出力とする位相制御を行なうディジタル位
相弁別器とを備えたディジタルサーボ装置。a digital speed discriminator that performs input signal frequency control;
When the deviation output of the digital speed discriminator is other than a predetermined value, a controlled signal is used to preset a zero deviation to a phase comparison counter that counts the phase deviation of the digital phase discriminator, and a phase latch circuit latches the zero deviation of the phase comparison counter. A digital servo device equipped with a digital phase discriminator that performs phase control to output a phase deviation.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007428A JPH03212861A (en) | 1990-01-17 | 1990-01-17 | Digital servo device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007428A JPH03212861A (en) | 1990-01-17 | 1990-01-17 | Digital servo device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03212861A true JPH03212861A (en) | 1991-09-18 |
Family
ID=11665598
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007428A Pending JPH03212861A (en) | 1990-01-17 | 1990-01-17 | Digital servo device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03212861A (en) |
-
1990
- 1990-01-17 JP JP2007428A patent/JPH03212861A/en active Pending
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