JPH0320845A

JPH0320845A - メモリアクセス制御方式

Info

Publication number: JPH0320845A
Application number: JP1156169A
Authority: JP
Inventors: Toshihisa Taniguchi; 谷口　俊久; Tsutomu Sumimoto; 勉住本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-06-19
Filing date: 1989-06-19
Publication date: 1991-01-29
Anticipated expiration: 2010-03-29
Also published as: DE4019546C2; US5235688A; JPH0727488B2; DE4019546A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はメモリアクセス制御方式に関し、特に、入出力
プロセッサ（ＩＯＰ）が最大スループットでデータ転送
時には命令プロセッサ（ＩＰ）ＩＪクエストの処理を制
限して、チャネル・オーバーランの発生を防止すること
ができるメモリアクセス制御方式に関する。

〔従来の技術〕

従来のメモリアクセス制御方式においては、チャネル・
オーバーラン対策として、特開昭５７−２０５８８２号
公報に記載のように、ＩＯＰリクエスト処理に対してそ
の制御を工夫したものがある。

この制御方式の場合、たとえば入出力チャネルからの特
定条件時の７エッチ動作ではバッファメモリ上に所要の
データが存在しない時、バッファメモリに書き込むが、
それ以外は直接主メモリをアクセスしている。

〔発明が解決しようとする課題〕

ところが、上記従来技術は、ＩＯＰが最大スループット
でデータ転送時のＩＰのリクエストの扱いについて考慮
されておらず、マルチプロセッサシステムで、ンステム
コントロールユニット　（ＳＣＵ）のリクエスト処理能
力が高くなり、ＩＰ○が最大スループットでデータ転送
時にもＩＰリクエストが受け付けられてしまい、その結
果、ＩＯＰのスループットが低下するという問題があっ
た。

特に、ＳＣＵ内にキャッシュメモリを有するシステムで
は、ＩＰリクエストによりキャッシュメモリに無いデー
タをアクセスされると、リクエスト処理に長いサイクル
が占有され、スループット低下の問題が顕著になってい
る。

本発明の１つの目的は、チャネル・オーバーランの発生
を防止できるメモリアクセス制御方式を提供することに
ある。

本発明の他の１つの目的は、不要な命令プロセッサリク
エスト処理の増加を防止し、スループットの低下を防止
できるメモリアクセス制御方式を提供することにある。

本発明の他の１つの目的は、システムの使用チャネル数
に応じた制御が可能なメモリアクセス制御方式を提供す
ることにある。

本発明のさらに他の１つの目的は、キャッシュメモリを
持つシステムにおいても、リクエストデータの存在しな
いキャッシュメモリへのアクセスを阻止し、スループッ
トの低下を防止できるメモリアクセス制御方式を提供す
ることにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、以下のとおりであるすなわち、本発明によるメモリアクセス制御方式は、１
つまたは複数の命令プロセッサと、１つまたは複数の入
出力プロセッサとが主メモリを共有するシステムであっ
て、前記入出力プロセッサからのリクエスト用のリクエ
ストバツファをメモリ制御部に複数個持つデータ処理装
置において、前記リクエストバッファに所定量のリクエ
ストが待たされていることを検知する手段と、この検知
結果に基づいて、命令プロセッサリクエストの主メモリ
アクセスの一部または全部を抑止する命令プロセッサリ
クエスト処理抑止手役と、前記入出力プロセッサからの
リクエストピッチが設定値より長いことを検知して、前
記命令プロセッサリクエストの抑止を解除する手段とを
備えてなるものである。

また、本発明においては、前記検知手段は、前記リクエ
ストバッファの全てにリクエストが満杯である状態にお
いて前記入出力プロセッサのリクエスト制御部が次のリ
クエストを発行し、そのリクエストが待たされている状
態を検知するもの′とすることができる。

さらに、本発明のメモリアクセス制御方式は、前記入出
力プロセッサのリクエストピッチをシステムに応じて任
意に設定可能な手段を有するものとすることができる。

また、前記検知手段で検知された情報を、前記入出力プ
ロセッサが最大スループットでデータ転送している間保
持する手段を有するものとすることができる。

また、前記命令プロセッサリクエスト処理抑止手段は、
命令プロセッサリクエストを無条件に抑止する手段より
なることができる。

さらに、前記命令プロセッサリクエスト処理抑止手段は
、命令プロセッサリクエストを、処理を抑止されるグル
ープと、受け付けられるグループとに分けて処理する手
段よりなることができる。

さらに、本発明による他の１つのメモリアクセス制御方
式は、１つまたは複数の命令プロセッサと、１つまたは
複数の入出力プロセッサとが、主メモリと該主メモリの
データの一部を格納するキッシュメモリを共有するシス
テムで、入出力プロセッサのリクエスト用のリクエスト
バツファに所定屋のリクエストが待たされていることを
検知する手段と、この検知結果に基づいて、命令プロセ
ッサリクエストの主メモリアクセスのうち、リクエスト
データが前記キャッシュメモリに存在する場合のみ該キ
ャッシュへのアクセスを許可し、該キャッシュメモリに
存在しない場合には、前記主メモリへのアクセスを抑止
してキャッシュメモリの入口で待たせて前記入出力プロ
セッサのりクエストを優先処理させる手段とを備えてな
るものである。

〔作用〕

本発明のメモリアクセス制御方式によれば、入出力プロ
セッサからのリクエストがリクエストバッファに待たさ
れている場合、命令プロセッサのリクエストがチャネル
スループットの確保に悪影響を及ぼさないよう制限でき
るので、スループットの確保が可能であり、チャネル・
オーバーランの発生を防止できる。

また、本発明においては、入出力プロセッサからのリク
エストピッチを監視できるので、命令プロセッサリクエ
ストの処理を本当に必要な時にのみ制限することができ
、不要な命令プロセッサリクエスト処理の増加を抑制で
きる。

さらに、本発明では、入出力プロセッサのリクエストピ
ッチをシステムに応じて任意に設定できることにより、
入出力プロセッサの最大スループットに悪影響を与える
ことなく、システムの使用チャネル数に応じた制御が可
能である。

また、本発明においては、キャッシュメモリを持つシス
テムにおいても、リクエストデータの存在しないキャッ
シュメモリへのアクセスが行われないので、それに起因
してリクエスト処理がなされず、スループットの低下を
来すことがなくなる。

〔実施例〕

以下、本発明を図面に示す実施例に関して説明する。

第１図は本発明の一実施例によるメモリアクセス制御方
式を適用できるシステムの一例を示すブロック図、第２
図は本発明におけるシステム構戒の一例を示す図、第３
図は本発明における他のシステム構戒を示す図、第４図
は本発明における入出力プロセッサ優先処理判定回路の
詳細を示す図、第５図は本発明における命令プロセッサ
リクエスト処理抑止手段の一例を示す図、第６図は同じ
く本発明における命令プロセッサリクエスト処理抑止手
段の他の例を示す図、第７図は本発明におけるキャッシ
一メモリを持つシステム例での命令プロセッサのリクエ
スト受付制限手段の一例を示す図である。

本発明を適用できるシステムは、第２図の如き主メモリ
あるいは第３図の如きキャッシ５メモリを共有する複数
の命令プロセッサ（ＩＰ）と、入出力プロセッサ（ＩＯ
Ｐ）とからなるシステムが例示されるが、説明を簡単に
するため、各１台の命令プロセッサおよび入出力プロセ
ッサが主メモリのコピーデータを有するキャッシ一メモ
リを共有するシステムを例として説明する。

このようなシステムは第１図に示されている。

第１図のシステムは、上記の如く、１台の命令プロセッ
サ（ＩＦ）１と、１台の入出力プロセッサ（ＩＯＰ）２
とを備えている。これらのＩＰＩおよびＩＯＰ２の各々
はそれぞのＩＰリクエスト制御部３と！○ｐ　＋Ｊクエ
スト制御郎４とを有している。

また、Ｉｌ図のシステムは、システムコントロールユニ
ット　（ＳＣＵ＞５と、主メモリ　（ＭＳ）６とを有し
ている。

前記ＳＣＵ５は、入出力プロセッサ（ＩＯＰ）２からの
リクエストを受け付けるための３個のＩＯＰリクエスト
バッファ７．８．９を有し、これらのＩＯＦリクエスト
バッファ？．８．９はセレクタ１０でいずれか１個を選
択するようになっている。

また、ＩＯＰリクエストバッファ？．８．９はＩＯＰ！
Ｊクエストの優先処理を判定する手段、すなわちＩＯＰ
優先処理判定回路１ｌに接続されている。このＩＯＰ優
先処理判定回路１ｌには、前記ＩＯＰリクエスト制１部
４も接続されている。

一方、ＳＣＵ５内には、前記ＩＰリクエスト制御部３に
接続され、命令プロセッサ（ＩＰ）１からのリクエスト
を受け付けるためのＩＦリクエストバッファ１２が設け
られている。このＩＰリクエストバッファ１２は、ＩＰ
リクエスト処理制限回路１３（ＩＰすなわち命令プロセ
ッサリクエスト処理抑止手段）に接続されている。

このＩＰ’Ｊクエスト処理制限回路１３は、前記ＩＯＰ
優先処理判定回路ｌ１の出力信号１００に従ってＩＰＩ
からのリクエスト（ＩＰリクエスト）の処理を制限江い
し抑止する手段として機能するものである。

また、前記ＩＦリクエスト処理制限回路ｌ３は、ＳＣＵ
５のブライオリティ回路１４に接続され、核プライオリ
ティ回路ｌ４は、メモリアクセス制御部１５．、および
キャッシュメモリ　（ＢＳ）１６に接続されている。プ
ライオリティ回路１４は、ＩＦリクエストと■ＯＰリク
エストとが競合した場合、ＩＯＰリクエストが常に優先
されるよう構成されている。

前記１０Ｆ優先処理判定回路１１は、ＩＯＰ！Ｊクエス
トバッファ７．８．９の３個全てにリクエストが滞留し
、すなわち各バッファ７．８．９かラノ信号１０３，１
０４．１０５が全て“ｌｍで、さらにＩＯＦリクエスト
制御部４が次のリクエストを発行している状！！（すな
わち■○Ｐリクエスト制御部４からの信号１０２が“ｌ
”の状態）で、該回路１１からの出力信号１００を“１
”にし、ＩＰリクエストの処理を制限する。これは、出
力信号１００をＩＰリクエスト処理制限回路１３．メモ
リアクセス制御部１５へ送出し、それぞれの制御部でＩ
ＯＰ！Ｊクエストの優先処理を実施することにより行わ
れる。

ここで、■ＯＰｇ先処理判定回路１１の詳細な説明を第
４図に基づいて行う。本実施例では■ＯＰリクエストパ
ッファ？．８．９が全て満杯で、ＩＯＰ２の内部には次
のリクエストが待たされている状態は、ＩＯＰ２が最大
スループットを要求してメモリアクセスリクエストを発
行している状態であるものとする。

通常、ＩＯＰ２のリクエスト処理は、最大スループット
を出力する時でも、用意されたバッファでメモリアクセ
スオーバー・ヘッドを吸収するように設計される。

しかし、ＳＣＵ５のメモリスループットがＩＯＰ２のデ
ータ転送要求最大スループットに対して十分大きくない
システムでは、ＩＯＰが最大スループットを要求してい
る時にＩＰＩのリクエストがＳＣＵ５で処理されると、
ＩＯＰ２のＩＯＰリクエストバッファ？．８．９で吸収
できずに、エＯＰ２のＩＯＰリクエスト制御部４が次の
リクエストをＳＣＵＳ側で受け取ってもらえずに待たさ
れて、上記状態となる。つまり、信号１０２〜１０５が
全て″１″となり、ＡＮＤゲート４０ｌの出力信号４０
２も“１”となり、ＩＯＰ優先処理指示用フリップフロ
ップ（ＦＦ）４００は“１”にセットされる。

この状態で、ＩＰ１のリクエストがＳＣＵ５で処理され
ると、工○Ｐ２は最大スループットを確保できずにチャ
ネル・オーバーランとなる危険がある。したがって、Ｉ
Ｐ処理を抑止あるいは制限する必要が生じる。

ここでは、その実施例の説明の前に前記ＦＦ４００のリ
セット条件検出論理について睨明する。

すなわち、第４図においては、符号４１０の部分がリセ
ット条件検出回路である。予め初期設定時に、ＩＯＦ２
の最大スループットを出力時の１０Ｐリクエスト受け付
けピッチ（マシンサイクル数二Ｐ）をリセット条件検出
回路４１０のレジスタ４１０ａへ設定しておく。ＦＦ４
００が“ｌ”に設定された時点以降、ＩＯＰ２からのリ
クエストをリクエストバッファ？，８．９に受け付ける
ピッチをカウントし、該カウント値〉ＰならばＦＦ４０
０をリセットする。

また、第４図における信号４０４は、ＩＯＰ２のリクエ
ストをリクエストバッファ？．８．９に受け付けたこと
を示すパルス信号である。４０５はセレクタで、信号４
０４が“１″の時、ａｌｌ“０″が選択されて、レジス
タ４０６にセットされる。４ＱＴはプラス１回路で、出
力結果が無条件にレジスタ４０８にセットされる。４０
９はレジスタ４０８の内容がａｌｌ″１”か否かを判定
する回路で、ａｌｌ″ｌ“になるまで、レジスタ４０６
と４０７は毎サイクル、カウントアップされる。

次回のリクエストで信号４０４が′１″になると、レジ
スタ４０８と４１０ａの内容がコンベア回路４１１で比
較され、４０８の内容＞４１０Ｈの内容の時、信号４１５は“１″となり、信号４０４とＡＮＤ
ゲート４１３で論理積をとられ、ＦＦ４００のセット条
件を表す信号４０２が同時に“１”でない時、信号４０
３でＦＦ４　０　０をリセットする。

さらに、第４図の符号４１２，４１６はＯＲゲート、４
１４はＡＮＤゲートである。信号４０２が“ｌ２となる
と、ゲート４１６．４１２を経由してレジスタ４０６は
“０”にクリアされる。

方、フリッププロップ（ＦＦ）４１７がセットされるた
め、ＡＮＤゲート４１４は抑止されて、レジスタ４０６
〜４０７のカウントアップは、パルス信号４０４が発生
して、ＦＦ４１７がリセットされるまで、ホールドされ
る。

次に、前記ＩＰリクエスト処理制限回路１３　（Ｉ　Ｐ
　ＩＪクエスト処理抑止手段〉、すｆｌわちＩＯＰ優先
処理指示用ＦＦ４００の出力信号１００を入力して、Ｉ
Ｐリクエスト処理を制限ないし抑止する回路の実施例に
ついて、第５図および第６図に基づいて説明する。

第５図はＩＰ１のリクエストを無条件に抑止する例であ
る。この場合、ＩＰリクエスト処理制限回路１３はＡＮ
Ｄゲート５０１を有し、このＡＮＤゲート５０１には、
ＦＦ４００からの信号ｌ００と、ＩＰリクエストバッフ
ァ１２からの信号１０８が入力される。

信号１００と１０８との論理積信号は信号１０６として
ブライオリティ回路工４に送出される。

また、プライオリティ回路ｌ４には、セレクタｌＯから
の信号１０７も入力される。

第６図は、ＩＰ！Ｉクエストを２つのグループに分け、
処理を抑制するグループのリクエスト６０２と受け付け
るグループのリクエスト６０３とに分けて処理する例で
ある。

本実施例のＩＰリクエスト処理制限回路ｌ３は、信号６
００を入力されるリクエスト・デコーダ６０１、ＡＮＤ
ゲート６０４．６０５およびＯＲゲート６０６よりなる
。

リクエスト６０２と６０３の分類の基準は、Ｉ○Ｐ２の
リクエスト処理の間に入れても、最大スループットの低
下を発生させない短サイクル処理のリクエストを６０２
、それ以外を６０３とするものとする。

次に、第７図に基づき、本発明によりキャッシュ・メモ
リを持つシステムでのＩＰリクエストの受け付け制限な
いし抑止処理について説明する。

第６図で説明した例では、短サイクルで処理できるＩＰ
リクエストはＦＦ４００が“１″の時でも受け付ける処
理を実施するとした。しかし、キャッシュメモリ　（Ｂ
Ｓ）１６を持つシステムでは、短サイクルリクエストで
もキャッシュメモリ１６にリクエストデータが無い場合
（以下、Ｎｏｔ　ｉｎＢＳと呼ぶ）、主メモリ６からの
ブロック転送で、長時間ＳＣＵ５を占有してしまう。し
たがって、ＦＦ４００が“ｌ”の間に受け付けて処理す
るＩＰリクエストは、ｉｎＢｓについてのみ実施し、Ｎ
ｏｔｌｎＢＳケースはＩＰＩのリクエストバッファ１２
で待たせる制御を行う必要がある。

第７図の例では、キャッシュは２ロー（ＲＯＷ）構成と
している。７５０はＩＰリクエスト．７５ｌは工○Ｐリ
クエスト、７５２はＩＦリクエストアドレスレジスタ、
７５３はＩＯＰリクエストアドレスレジスタである。Ｓ
ＣＵ５のプライオリテイ回路１′４を通過したリクエス
トアドレスはアドレスレジスタ７０１にセットされる。

アドレスレジスタ７０１はキャッシュのカラムアドレス
７１３とエントリアドレス７１４とに分かれる。７０２
はＲＯＷＯキャッシュアドレスタグ部分、７０３はＲＯ
ＷＩキャッシュアドレスタグ部分である。

キャッシュアドレスタグ部の出力とエントリアトレス部
分７１４が、コンベア回１７０４．７０５で比較され、
一致していれば“１″が出される。

アクセスした領域がキャッシュに存在すれば、７０４，
７０５の出力のいずれかが“１″になる。

したがって、ｉｎＢＳであれば、ＯＲゲート７０６の出
力は“Ｌ”になる。一方、メモリアクセス制御部１５か
らは制御ステージ信号７１５と実行中のリクエストがＩ
Ｆリクエストであることを示す信号７１６が出力される
。

ｉＰリクエストがｉｎＢＳであれば、ｉｎＢＳの処理起
動（７　６　０）がなされる。ＮｏｔｉｎＢＳケースで
、（７　１　６）ＡＮＤ　　（１　０　０）の時はＮｏ
ｔｉｎＢｓ処理起動（７　６　１）は抑止される。代わ
りに、ＦＦ７１１が点灯し、ＩＰリクエストがＳＣＵ５
のブライオリティ回路１４へ進むのをＡＮＤゲート７５
４で抑止する。この場合、ＦＦ４００が“１ｍの場合、
ヰヤッシ一メモリ１６にリクエストデータが存在するか
否か判定するまで、ＩＰリクエスト７５１のスタックの
更新は待たせる制御とする。

なお、第７図の例において、符号７０７，７０８，７０
９，７２０，７５４はＡＮＤゲートである。符号７１０
はインバータである。

本実施例によれば、ＩＯＰ２が最大スループットでデー
タ転送中は、ＩＰｌのリクエストを抑止することができ
るため、スループットの低下を防止できる。

また、最大スループット時のメモリアクセスピッチを予
め指定しておくことにより、実際のメモリピッチと比較
して、本当に必要な時のみＩＰＩＪクエスト処理を制限
することが可能となる。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。

（１）．入出力プロセッサからのリクエストがリクエス
トバッファに待たされている場合、命令プロセッサのリ
クエストがチャネルスループットの確保に悪影響を及ぼ
さないように制限できるので、チャネル・オーバーラン
の発生を防止できる。

（２）．入出力プロセッサからのリクエストピッチを監
視できるので、命令プロセッサリクエストは本当に必要
な時にのみ処理を制限され、不要な命令プロセッサリク
エスト処理の増加を防止できる。

（３）　．　前記（１）　，（２）により、システムの
トータル性能を低下させることなく、システムの有効利
用が図られる。

（４）．入出力プロセッサのリクエストピッチをシステ
ムに応じて任意に設定できることにより、入出力プロセ
ッサの最大スループットに悪影響を及ぼすことなく、シ
ステムの使用チャネル数に応じたメモリアクセス制御が
可能となる。

（５）．キャッシュメモリを持つシステムにおいても、
キャッシュメモリにリクエストデータがある場合にのみ
命令プロセッサリクエストを処理するので、リクエスト
データの存在しないヰヤッシネメモリにアクセスするこ
とに起因してリクエスト処理がなされることがなく、ス
ループットの低下を防止することができる。

【図面の簡単な説明】

第１図は本発明の一実施例によるメモリアクセス制御方
式を適用できるシステムの一例を示すブロック図、第２図は本発明におけるシステム構戒の一例を示す図、第３図は本発明における他のシステム構戒を示す図、第４図は本発明における入出力プロセッサ優先処理判定
回路の詳細を示す図、第５図は本発明における命令プロセッサリクエスト処理
抑止手段の一例を示す図、第６図は同じく本発明における命令プロセッサリクエス
ト処理Ｉ抑止手段の他の例を示す図、第７図は本発明に
おけるキャッシュメモリを持つシステム例での命令プロ
セッサのリクエスト受付制限手段の一例を示す図である
。１・・・命令プロセッサ（ＩＰ）　、２・・・入出力プ
ロセッサ（ＩＯＰ）　、３・・・ＩＰリクエスト制御部
、４・・・■○Ｐリクエスト制御部、５・・・システム
コントロールユニット　（ＳＣＵ〉、６・　・　・主メ
モリ　（ＭＳ）　、？．８．９　・　・・■○Ｐリクエ
ストバッファ、１０・・・セレクタ、１１・・・ＩＯＰ
優先処理判定回路、１２・・・ＩＰリクエストバッファ
、１３・・・ＩＰ＋Ｊクエスト処理制限回路（　Ｉ　Ｐ
　Ｕクエスト処理抑止手＆）、１４・・・プライオリテ
ィ回路、１５・・・メモリアクセス制御部、１６・・・
キャッシュメモリ　（ＢＳ）、１００・・・出力信号、
１０２〜１０５・・・信号、４００・・・ＩＯＰ優先処
理指示用フリッププロップ（ＦＦ）、４０１・−　　・
ＡＮＤゲート、４０６，　　４０８．　　４１０ａ−・
・レジスタ、４１２．４１６・・・ＯＲゲート、４１４
・・・ＡＮＤゲート、４１７・・・フリッププロップ（
ＦＦ）、５０１・・・ＡＮＤゲート、６０１・・・リク
エスト・デコーダ、６０４，６０５・・・ＡＮＤゲート
、６０６・・・ＯＲゲート、７５０　・　・　・　ＩＰ
リクエスト、７５ｌ　・　・　・ＩＯＰリクエスト。

Claims

【特許請求の範囲】１、１つまたは複数の命令プロセッサと、１つまたは複
数の入出力プロセッサとが主メモリを共有するシステム
であって、前記入出力プロセッサからのリクエスト用の
リクエストバッファをメモリ制御部に複数個持つデータ
処理装置において、前記リクエストバッファに所定量の
リクエストが待たされていることを検知する手段と、こ
の検知結果に基づいて、命令プロセッサリクエストの主
メモリアクセスの一部または全部を抑止する命令プロセ
ッサリクエスト処理抑止手段と、前記入出力プロセッサ
からのリクエストピッチが設定値より長いことを検知し
て、前記命令プロセッサリクエストの抑止を解除する手
段とを備えてなることを特徴とするメモリアクセス制御
方式。２、前記検知手段は、前記リクエストバッファの全てに
リクエストが満杯である状態において前記入出力プロセ
ッサのリクエスト制御部が次のリクエストを発行し、そ
のリクエストが待たされている状態を検知することを特
徴とする請求項１記載のメモリアクセス制御方式。３、前記入出力プロセッサのリクエストピッチをシステ
ムに応じて任意に設定可能な手段を有することを特徴と
する請求項１または２記載のメモリアクセス制御方式。４、前記検知手段で検知された情報を、前記入出力プロ
セッサが最大スループットでデータ転送している間保持
する手段を有することを特徴とする請求項１、２、また
は３記載のメモリアクセス制御方式。５、前記命令プロセッサリクエスト処理抑止手段は、命
令プロセッサリクエストを無条件に抑止する手段よりな
ることを特徴とする請求項１、２、３、または４記載の
メモリアクセス制御方式。６、前記命令プロセッサリクエスト処理抑止手段は、命
令プロセッサリクエストを、処理を抑止されるグループ
と、受け付けられるグループとに分けて処理する手段よ
りなることを特徴とする請求項１、２、３、または４記
載のメモリアクセス制御方式。７、１つまたは複数の命令プロセッサと、１つまたは複
数の入出力プロセッサとが、主メモリと該主メモリのデ
ータの一部を格納するキッシュメモリを共有するシステ
ムで、入出力プロセッサのリクエスト用のリクエストバ
ッファに所定量のリクエストが待たされていることを検
知する手段と、この検知結果に基づいて、命令プロセッ
サリクエストの主メモリアクセスのうち、リクエストデ
ータが前記キャッシュメモリに存在する場合のみ該キャ
ッシュへのアクセスを許可し、該キャッシュメモリに存
在しない場合には、前記主メモリへのアクセスを抑止し
てキャッシュメモリの入口で待たせて前記入出力プロセ
ッサのリクエストを優先処理させる手段とを備えてなる
ことを特徴とするメモリアクセス制御方式。８、前記検知手段は、前記リクエストバッファの全てに
リクエストが満杯である状態において前記入出力プロセ
ッサのリクエスト制御部が次のリクエストを発行し、そ
のリクエストが待たされている状態を検知することを特
徴とする請求項７記載のメモリアクセス制御方式。９、前記入出力プロセッサのリクエストピッチをシステ
ムに応じて任意に設定可能な手段を有することを特徴と
する請求項７または８記載のメモリアクセス制御方式。１０、前記検知手段で検知された情報を、前記入出力プ
ロセッサが最大スループットでデータ転送している間保
持する手段を有することを特徴とする請求項７、８、ま
たは９記載のメモリアクセス制御方式。