JPH03196536A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH03196536A JPH03196536A JP1337429A JP33742989A JPH03196536A JP H03196536 A JPH03196536 A JP H03196536A JP 1337429 A JP1337429 A JP 1337429A JP 33742989 A JP33742989 A JP 33742989A JP H03196536 A JPH03196536 A JP H03196536A
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- 238000012360 testing method Methods 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 230000000694 effects Effects 0.000 description 3
- 239000000523 sample Substances 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000010998 test method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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-
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-
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- H01L2924/14—Integrated circuits
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- Engineering & Computer Science (AREA)
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に関し、特に半導体基板上
で電気特性試験を行う半導体集積回路装置に関する。
で電気特性試験を行う半導体集積回路装置に関する。
従来、半導体基板に形成された個々の半導体集積回路装
置は、半導体基板の内部に形成され外部リードと接続す
るためのボンディング用のパッドに、このパッドと対向
する位置に針を設けたプローブカードの針を接続させて
行う電気特性試験によって良否を選別していた。こうし
て選別された半導体集積回路装置は、個々にグイシング
された後、パッケージに搭載され、先に電気特性試験に
使用されたパッドと同じパッドにボンディングされてい
た。
置は、半導体基板の内部に形成され外部リードと接続す
るためのボンディング用のパッドに、このパッドと対向
する位置に針を設けたプローブカードの針を接続させて
行う電気特性試験によって良否を選別していた。こうし
て選別された半導体集積回路装置は、個々にグイシング
された後、パッケージに搭載され、先に電気特性試験に
使用されたパッドと同じパッドにボンディングされてい
た。
上述した従来の半導体集積回路装置は、電気特性試験を
行うパッドとボンディングするパッドとが同一となって
いるので、ボンディング不良を発生する要因となってい
るパッドの表面損傷を考慮して、パッドにプローブカー
ドの針を接触させる回数は２〜３回に限定されており、
それ以上に触針を行った半導体集積回路装置は不良とし
て廃棄しなければならない欠点がある。又、半導体基板
上で電気特性試験を多数回必要とする場合は上記の試験
方法が適用できないという欠点がある。
行うパッドとボンディングするパッドとが同一となって
いるので、ボンディング不良を発生する要因となってい
るパッドの表面損傷を考慮して、パッドにプローブカー
ドの針を接触させる回数は２〜３回に限定されており、
それ以上に触針を行った半導体集積回路装置は不良とし
て廃棄しなければならない欠点がある。又、半導体基板
上で電気特性試験を多数回必要とする場合は上記の試験
方法が適用できないという欠点がある。
本発明の半導体集積回路装置は、半導体基板上に設けら
れた複数のボンディング用パッドと、少なくとも１つの
前記ボンディング用パッドの近傍に設けられた試験用パ
ッドと、これら試験用パッドと前記ボンディング用パッ
ドとを接続するヒユーズ素子とを備えている。
れた複数のボンディング用パッドと、少なくとも１つの
前記ボンディング用パッドの近傍に設けられた試験用パ
ッドと、これら試験用パッドと前記ボンディング用パッ
ドとを接続するヒユーズ素子とを備えている。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の平面図である。
第１図に示すように第１の実施例は、半導体基板１上に
設けられた内部配線２が接続されるボンディング用パッ
ド３−１〜３−１２と、ボンディング用パッド３−１〜
３−７のそれぞれの近傍に設けられた試験用パッド４−
１〜４−７と、ボンディング用パッド３−１〜３−７と
試験用パッド４−１〜４−７とをそれぞれ接続するヒユ
ーズ素子５−１〜５−７とを含んで構成されている。
設けられた内部配線２が接続されるボンディング用パッ
ド３−１〜３−１２と、ボンディング用パッド３−１〜
３−７のそれぞれの近傍に設けられた試験用パッド４−
１〜４−７と、ボンディング用パッド３−１〜３−７と
試験用パッド４−１〜４−７とをそれぞれ接続するヒユ
ーズ素子５−１〜５−７とを含んで構成されている。
このように構成して、電気特性試験の回数の多くなるパ
ッドは試験用パッド４−１〜４−７を使用して電気特性
試験を行い、電気特性試験後はボンディング用パッド３
−１〜３−７と試験用パッド４−１〜４−７との間に高
電圧を与えてヒユーズ素子５−１〜５−７を切断する。
ッドは試験用パッド４−１〜４−７を使用して電気特性
試験を行い、電気特性試験後はボンディング用パッド３
−１〜３−７と試験用パッド４−１〜４−７との間に高
電圧を与えてヒユーズ素子５−１〜５−７を切断する。
ボンディングはすべてボンディング用パッド３−１〜３
−１２に行う。
−１２に行う。
第２図は本発明の第２の実施例の平面図である。
第２図に示すように、第２の実施例はすべてのボンディ
ング用パッド３−１〜３−１２それぞれの近傍に試験用
パッド４−１〜４−１２を設け、ボンディング用パッド
３−１〜３−１２と試験用パッド４−１〜４−１２とを
それぞれヒユーズ素子５−１〜５−１２で接続している
。
ング用パッド３−１〜３−１２それぞれの近傍に試験用
パッド４−１〜４−１２を設け、ボンディング用パッド
３−１〜３−１２と試験用パッド４−１〜４−１２とを
それぞれヒユーズ素子５−１〜５−１２で接続している
。
第３図は本発明の第３の実施例の平面図である。
第３図に示すように、第３の実施例は試験用パッド４−
１３が半導体基板１の外周部に配置され、その内側にボ
ンディング用パッド３−１３が配置され、それぞれの試
験用パッド４−１３とそれぞれのボンディング用パッド
３−１３とはヒユーズ素子５−１３を介して接続され、
ポンディングパッド３−１３は、内部配線２−１と接続
される。
１３が半導体基板１の外周部に配置され、その内側にボ
ンディング用パッド３−１３が配置され、それぞれの試
験用パッド４−１３とそれぞれのボンディング用パッド
３−１３とはヒユーズ素子５−１３を介して接続され、
ポンディングパッド３−１３は、内部配線２−１と接続
される。
尚、ボンディング用パッドと試験用パラは材料。
形状が同じである必要はない。
以上説明したように本発明は、外部リードと接続するた
めのボンディング用パッドの近傍に試験用パッドを設け
、両者をヒユーズ素子を介して接続することにより、電
気特性試験で試験用パッドの表面が損傷してもボンディ
ング用パッドにより完全なボンディングができるで、電
気特性試験を多数回実施できるという効果があり、かつ
電気特性試験終了後ヒユーズ素子を破壊させてボンディ
ング用パッドと試験用パッドを切り離すことにより、試
験用パッドにより付随する容量を低減でき、周波数特性
を劣化させないという効果がある。
めのボンディング用パッドの近傍に試験用パッドを設け
、両者をヒユーズ素子を介して接続することにより、電
気特性試験で試験用パッドの表面が損傷してもボンディ
ング用パッドにより完全なボンディングができるで、電
気特性試験を多数回実施できるという効果があり、かつ
電気特性試験終了後ヒユーズ素子を破壊させてボンディ
ング用パッドと試験用パッドを切り離すことにより、試
験用パッドにより付随する容量を低減でき、周波数特性
を劣化させないという効果がある。
第１図乃至第３図はそれぞれ本発明の第１乃至第３の実
施例の平面図である。 １・・・半導体基板、２．２−１・・・内部配線、３１
〜３−１３・・・ボンディング用パッド、４−１〜４−
１３・・・試験用パッド、５−１〜５−１３・・・ヒユ
ーズ素子。
施例の平面図である。 １・・・半導体基板、２．２−１・・・内部配線、３１
〜３−１３・・・ボンディング用パッド、４−１〜４−
１３・・・試験用パッド、５−１〜５−１３・・・ヒユ
ーズ素子。
Claims (1)
- 半導体基板上に設けられた複数のボンディング用パッ
ドと、少なくとも１つの前記ボンディング用パッドの近
傍に設けられた試験用パッドと、これら試験用パッドと
前記ボンディング用パッドとを接続するヒューズ素子と
を備えたことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1337429A JPH03196536A (ja) | 1989-12-25 | 1989-12-25 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1337429A JPH03196536A (ja) | 1989-12-25 | 1989-12-25 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03196536A true JPH03196536A (ja) | 1991-08-28 |
Family
ID=18308548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1337429A Pending JPH03196536A (ja) | 1989-12-25 | 1989-12-25 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03196536A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6781397B2 (en) * | 1996-12-03 | 2004-08-24 | Micron Technology, Inc. | Electrical communication system for circuitry |
| US6822475B2 (en) | 1998-02-13 | 2004-11-23 | Micron Technology, Inc. | Method for contact pad isolation |
| JP2010080546A (ja) * | 2008-09-24 | 2010-04-08 | Panasonic Corp | 半導体装置および半導体装置の製造方法 |
| WO2010119762A1 (ja) * | 2009-04-15 | 2010-10-21 | オリンパスメディカルシステムズ株式会社 | 半導体装置、半導体装置の製造方法 |
-
1989
- 1989-12-25 JP JP1337429A patent/JPH03196536A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6781397B2 (en) * | 1996-12-03 | 2004-08-24 | Micron Technology, Inc. | Electrical communication system for circuitry |
| US7161372B2 (en) | 1996-12-03 | 2007-01-09 | Micron Technology, Inc. | Input system for an operations circuit |
| US7187190B2 (en) | 1996-12-03 | 2007-03-06 | Micron Technology, Inc. | Contact pad arrangement on a die |
| US7282939B2 (en) | 1996-12-03 | 2007-10-16 | Micron Technology, Inc. | Circuit having a long device configured for testing |
| US6822475B2 (en) | 1998-02-13 | 2004-11-23 | Micron Technology, Inc. | Method for contact pad isolation |
| US7053650B2 (en) | 1998-02-13 | 2006-05-30 | Micron Technology, Inc. | Communication device for a logic circuit |
| US7196544B2 (en) | 1998-02-13 | 2007-03-27 | Micron Technology, Inc. | Communication device for a logic circuit |
| JP2010080546A (ja) * | 2008-09-24 | 2010-04-08 | Panasonic Corp | 半導体装置および半導体装置の製造方法 |
| WO2010119762A1 (ja) * | 2009-04-15 | 2010-10-21 | オリンパスメディカルシステムズ株式会社 | 半導体装置、半導体装置の製造方法 |
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