JPH03195060A - 持続的な障害のある集積回路を選別する方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、全体として集積回路を確実に選別する分野に
関するものであシ、更に詳しくいえば、集積回路におけ
る持続する障害を選別する目的で、浮動ゲート記憶素子
に試験を行うことと、ストレスを加えるととの少くとも
１つを行うことに関するものである。

〔従来の技術〕

実用的な観点からは、ｖＬＳＩｔＩ４造技術を有用な成
長する技術にするために満さねばならない２つの条件が
ある。ｇｔの条件拡、製造された回路を、同じ回路およ
びシステムの機能を達成する別の方法と競争できるコス
トで大量生産できなければならないことである。第２の
条件は、回路が所期の有用な寿命全体にわたって機能を
果すことができなければならないことである。

それら２つの要求を成功するように取扱う九めに、ＶＬ
ＳＩの歩留９と信頼性を大きく制限する種々のメカニズ
ムを識別する各種の方法が開発されている。同様に、Ｖ
ＬＳＩの製造者が自己の製品の信頼性をよシ良く予測で
きるようにするための歩留シのモデル化パラメータと、
信頼性のモデル化パラメータを見つける九めに非常な努
力が払われてきた。軽済的には、特定の種類の信頼性低
下メカニズムにより信頼性が低下するある種の集積回路
を、集積回路の製造者が検出できることが非常に重要で
ある。

理想的には、正しく製造された集積回路のウェハーにお
いては、全ての回路が良く機能する装置であることを予
測する。しかし、実際には、ウェハーに形成される回路
の数は、採用される方法と回路の相対的な複雑さに応じ
てθ〜１００−の範囲で変化する。歩留少低下の原因は
製造されるＩＣの種類にしばしは依存する。たとえば、
歩留りおよび信頼性の低下はパラメトリック処理問題、
回路設計問題または回路中のランダムな点における欠陥
にしばしば原因があることがある。

ある樵の集積回路は、浮動ゲートへ電子を供給したり、
浮動ゲートから電子を除去したりするために、電子のト
ンネル効果を利用する浮動ゲート記憶装置を含む。いい
かえると、それらの記憶素子のプログラムと消去の少く
とも１つを行うために電子のトンネル効果が利用される
。それらのＩＣはＥＥＦＲＯＭ％Ｅ”ＦＲＯＭ、７ラツ
シユＩＰＲＯＭｔ友は不揮発性ＲＡＭとしばしば呼ばれ
る。トンネル効果に依存する浮動ゲート記憶素子は他の
種類のＩＣにも同様に使用できる。

信頼性を損う１つの大きな障害メカニズムが、過去にお
いて浮動ゲート装置に障晋を起していた。

この特定のメカニズムは、プログラミングと消去の少く
とも１つの操作を行っている間に、トンネル効果によっ
て電子が通る誘電体の誘電体降伏を含む。この誘電体は
トンネルまたはゲート酸化物と一般的に呼ばれている。

誘電体降伏に続いて、浮動ゲートを基板から分離する酸
化物が絶縁体として挙動する。その結果、浮動ゲートに
以前プログラムされている電子は、装置の正常な動作中
はそこに留まらない。その代りに、それらの電子はトン
ネル効果により浮動ゲートから「洩れて」基板へ戻る。

当業者であればわかるように、浮動ゲートから電子が失
われると、その装置におけるデータ保持率が非常に大き
な影響を受ける。たとえば、フラッシュＥＦＲＯＭにお
いては、ドレイン領域の近くのトンネル酸化物中の顕微
鏡的な欠陥のために誘電体降伏が早く起ることになる。

すなわち、この場合には通常の場合よシも１０〜１００
倍も早く起ることがしばしばある。その誘電体降伏はＩ
Ｃを繰返えしプログラム／消去サイクルの後で通常起る
。そのようなプログラム／消去サイクルに対して残るた
めのＥＰＲＯＭ型装置の性能はＩＣの「信頼性Ｊまたは
ｒｉｒｔ久性」と呼ばれる。与えられたプログラム／消
去サイクル動作の後のＩＣの障害は「耐久性障害」を起
す、としばしば呼ばれる。

この明細書で用いる「信頼性」という用語は、定められ
ている時間にわたって求められている機能をＩＣが行う
電率を指す。浮動ゲート記憶装置の場合に線、「求めら
れている機能」というのは、与えられた回数だけサイク
ルするそれの機能として一般に定義される。九とえは、
正しく製造され九ＥＥＦＲＯＭとフラッシュｌＰＲＯＭ
は、耐久性障害を起すまでに１００００〜１０００００
　　回の間の回数だけサイクルすることが一般に予測さ
れる。

過去において社、浮動ゲート回路がひとたび完全に製造
されると、破壊的な誘電体降伏が生ずるまでに浮動ゲー
ト回路が耐えることができるサイクル数を予測する方法
はなかった。したがって、製造者は、比較的短時間で障
害を起す運命にＪ）るる装置をなくす丸めの高度な選別
法を実現せねｄならなかつ九。誘電体降伏耐久性障害を
選別する従来の方法はＩＣの広範なプログラム／消去反
復を含む。問題の装置は、またはそれらの装置の統計的
な標本が多くの回数サイクルさせられ、それから正しく
機能するかどうかの試験が行われる。

その試験にはデータ保持の試験も通常含まれる。

この種の選別法には不合格のＩＣを捨てることも含まれ
る。あるいは、冗長回路を用いてＩＣを修理することが
できる。その冗長回路は、欠陥のある回路素子の代）に
切換えることができる。サイクリング選別におけるパー
セント障害、またはウェハーロットの耐久性の他のある
測定値、あるいはそれから得たサンプルを基にして全ウ
ェハーロットを不合格にできるように、ロット／合格基
準を用いることもできる。

この方法には欠点がないわけではない。たとえば、繰返
えし試験は非常に費用と時間ががかシ、また試験機器に
も費用がかかる。更に、ロフト合格基準に用いられると
、サイクリング法は信頼てきないＩＣとともに信頼でき
るＩＣを不合格にすることも求めている（その理由は、
「信頼できない」ロフトが９０％の信頼できるＩＣで構
成されることがあることである）。更に、信頼性の低い
ＩＣの全てを選別するために１００　％試験として用い
られる場合には、繰返えし法はどのような「エージング
」選別に固有のあらゆる欠点を有する。

繰返えし動作により全てのＩＣが等しく老化する。

したがって、信頼できる装置と信頼できない装置は、早
期老化で障害を起すようになっているＩＣを検出するた
めの努力をしているうちに老化させられる。これは信頼
できる装置の有用な寿命を短くすることは明らかである
。

ある環境においては、繰返えし使用による選別も、ＩＣ
の集団の障害発生率が繰返えし回数の減少関数であると
いう仮定に本質的に依存する。他の場合には、繰返えし
使用による選別は故障率を低下させることよシも上昇さ
せる。繰返えし使用回数の関数として故障率が徐々に低
下する場合には、耐久性という目標の達成には過大な繰
返えし使用と、その結果としての歩留りの低下という結
果を要することがある。し九がって、そのような選別は
、非常に初期に障害を起す集団が存在する場合に最も良
く機能する。不幸表ことに、これはＥＥＦＲＯＭに関連
する装置には従来はあてはまらなかった。したがって、
ＩＣの製造者は、残つ友ＩＣ（すなわち、選別試験に合
格した）のうちの大多数が将来の使用において信頼でき
ないことがわかるかもしれないという危険があることを
除き、はとんどの障害問題をなくすために繰返えし使用
を行うことを余儀なくされてい友。

誘電体降伏による耐久性低下の問題を解決する別の従来
の方法は、誤シ訂正による方法である。

この方法社しばしばハミングコード誤〕訂正法を修正し
たものである。この方法は、浮動ゲート素子の１つに誘
電体降伏が生じ九時に、正しいデータを再構成するため
に十分な冗長データを記憶するために余分の誤り訂正素
子（すなわち、パリティピット）を使用することを含む
。誤シ訂正は集積回路の設計に直接組込む゛ことができ
、あるいは集積回路装置の使用者によりステム環境に組
込むことができる。

誤シ訂正法は全体として有効であるが、費用がかさむ。

Ｗ４シ訂正技術は、冗長誤シ訂正情報を格納するために
余分の浮動ゲートを必要とする。バイトレベル誤シ訂正
の九めには、これは浮動ゲート素子の数を５〇−増加す
る必要がある。−いいかえると、８ビツトデータを記憶
するためには１２個の記憶素子を必要とする。集積回路
自体に組込まれると、ｌＡ夛訂正は別に支持回路を必要
とする。

この支持回路は費用がかがシ、ＩＣの全体の速度を低下
させる（誤シ訂正には余分の時間がかかるから）。シス
テム環境に組込まれると、誤り訂正はシステムを一層複
雑にし、システムのコストを上昇させる。

〔発明が解決しようとする課題〕

本発明の１つの目的は、トンネル誘電体の早期の降伏に
よる障害を初期に起すように設計されている浮動ゲート
集積回路を検出する経済的な方法を得ることである。

本発明の別の目的は、誘電体降伏による耐久性の障害に
対して、プログラミングと消去の少くとも１つを行うた
めにトンネル効果を用いる浮動ゲートＩＣを選別する手
段を得ることである。

本発明の更に別の目的は、ＥＰＲＯＭ型集積回路の有用
な寿命を統計的に予測する手段を得ることである。

〔課題を解決するための手段〕

本発明の方法によ、ｉＤ、ｌＰＲＯＭに関連する集積回
路のプログラム分布の形と消去分布の形の少くとも１つ
から、その集積回路の寿命を使用者が確実に予測できる
ようになる。とくに、寿命の予測を、ＥＦＲＯＭに関連
するＩＣ記憶素子のうち、［正常な」記憶素子よシ非常
に高速にプログラムと消去の少くとも一方を行う記憶素
子の数、および分布の測定を基にして行うことができる
。その予測を用いて、信頼できない素子の廃棄と、素子
を等級に分類すること、信頼性のない素子を冗長セルと
交換すること、またはその他の目的を果すことができる
。

本発明の一実施例においては、ＩＣの消去分布を得るた
めに浮動ゲート素子の消去速度をまず測定する。こうす
ることにより、消去されたビットの百分率を印加された
ゲートしきい値電圧の関数として描くことができる。分
布の消去テイル領域内にあるビットの百分率も識別され
る。テイル領域内にあるビットは、アレイ内の残りのビ
ットと比較して比較的高速で消去する。消去テイル内の
ビットの数がアレイ中のビットの総数のある百分率をこ
えると、そのＩＣは耐久性障害を早く起しやすいものと
して分類される。他の場合には、ＩＣは耐久性の面で信
頼できるものとして保証される。

従来の繰返えし選別と比較して、本発明の方法は、管理
が紘るかに容易かつ迅速であみから、実現にはあまシ費
用がかからない。本発明の方法により、従来の老化選別
の欠点も解消される。信頼性のあるものは試験により老
化させられることはない。あｉシ信頼できないものは破
壊されるものとして識別されるよシは、破壊されないも
のとして識別されるから、それは、捨てられるものでは
なくて、求められていない用途に対してよシ低い等級の
製品であるとして分類される。更に、本発明の方法は余
分な浮動ゲート素子または誤シ訂正論理オーバヘッドを
要求しない。

この明細書においては耐久性障害について集積回路を選
別する方法について説明する。本発明を完全に理解でき
るようにするために、以下の説明においては、装置の種
類、電圧等のような特定の事項の詳細について数多く述
べである。しかし、そのような特定の詳細事項なしに本
発明を実施できることが当業者には明らかであろう。そ
の他の場合には、本発明を不必要に詳しく説明して本発
明をあいまいにしないようにするために、他の周知の構
造、回路および技術は詳しくは説明しない。

〔実施例〕

本発明の方法に従って、ＥＦＲＯＭに関連する集積回路
のうち、耐久性の障害を早く起す傾向がある集積回路を
正確に選別できる。この選別法は、「正常」な素子よシ
はるかに速く消去する素子の分布の測定を基にして行う
ことが好ましい。したがって、本発明により、半導体の
製造者は一層効率的に製造でき、しかも実際に販売され
る部品の予測可能な信頼性を大幅に向上できる。

消去（またはプログラム、もしくは両方）分布は、素子
をプログラムおよび消去する程度の統計的な分布（ＩＣ
内の多数の浮動ゲート素子におよぶ）統計的分布を意味
する。たとえば、必ずしも全ての素子が等しい速さでプ
ログラムまたは消去されるわけではない。プログラム分
布を九は消去分布はこの変化の統計的な分布であって、
ヒストグラム、または累積的な確率として積分され、プ
ロットされるものとして図式的にしばしば表現される。

〔嘴→１跨り まず、電気的にプログラムおよび消去できる浮動ゲート
記憶素子の横断面図が示されている第１図を参照する。

この記憶素子は典型的にはフラッシュｌＰＲＯＭと呼ば
れる。第１ｏ素子はｐ形シリコン基板１０の上に形成さ
れたソース領域１２とドレイン領域１１を含む。ソース
領域１２とドレイン領域１１の間の領域にはチャネルが
形成される。そのチャネルの上にはトンネル酸化物１７
が成長させられる。浮動ゲート１４のすぐ上に制御ゲー
ト１５が設けられる。制御ゲート１５は層１９により浮
動ゲート１４から絶縁される。層１Ｆは二酸化シリコン
または窒化された酸化物の複合体で通常構成される。制
御ゲート１５と浮動ゲート１４は多結晶シリコン（すな
わち、ポリシリコン）で通常形成される。

当業者であればわかるように、第１図の浮動ゲート記憶
素子線、浮動ゲート１４からソース領域１２への電子の
ファウラー・ノルドハイム・トンネル効果により消去で
きる（すなわち、電荷が浮動ゲート１４から除去される
）。これが起ることが第１図に矢印１８で示されている
。電子の７アクラー・ノルドハイム・トンネル効果は、
ある種の浮動ゲート記憶素子によりプログラミング中に
用いることもできる。先に述べたように、酸化物１Ｔ中
に存在する顕微鏡的な欠陥が、浮動ゲート装置における
早期の耐久性障害の原因である。この現象は素子のプロ
グラム特性と消去特性の少くとも１つにおける変化で示
される（すなわち、欠陥のある素子が速く消去する）。

プログラミフグ度／消去度を、固定されたプログラミン
グ電圧に対して個々の素子をあるレベルまでプログラム
する丸めにかかる時間で測定できる。たとえば、固定さ
れているプログラミング電圧を素子へある時間にわたっ
てまず加え、それから各素子の電圧しきい値を測定する
。次に素子は完全に消去され、しだいに長くなる時間に
わたってこの操作を繰返えす。こうすることにより、素
子のプログラミング特性の累積的分布をアレイ内に形成
てきる。

プログラミング度を測定する別の方法は、固定されてい
るプログラミング時間に対して、素子をプログラムする
九めに要するプログラミ、ング電圧で測定することであ
る。あるいは、固定されているプログラミング時間およ
び電圧に対して素子をプログラムするレベルで同じ測定
を定義できる。

この明細書で使用する「レベル」という用語は素子のし
きい値電圧（ｖｙ）、または素子の浮動ゲートに充電さ
れる電荷に関連づけられる他の定められるものと呼ばれ
る。もちろん、上の説明の全ては消去の程度（すなわち
、浮動ゲートからの電荷の除去程度）についても等しく
良く当てはまる。

正常な素子よシも深く、かつ迅速にプログラムまたは消
去する素子が、よシ早く耐久性障害を受けることが実験
により観察されている。それらの素子におけるトンネル
誘電体は、浮動ゲートから基板またはソースへの電子の
トンネル効果による移動を強め、繰返えし使用の後では
トンネル誘電体を早期に降伏させることがある小さい欠
陥を含んでいることが研究所の研究員たちにより仮定さ
れている。

浮動ゲートＩＣを耐久性障害を利用して選別する本発明
の方法では、２つの基本的な過程を行う。

少い回数のプログラム／消去サイクルの後でＩＣのプロ
グラム分布と消去分布がしばしば極めて大きく変化する
から、できれば対象とするＩＣが多くのサイクルを経た
後で、ＩＣのプログラム分布と消去分布の特性を測定す
る。ＩＣの寿命の最初のサイクルにおける測定から分布
を発生することが好ましい。これが困難である場合には
、またはＩＣがいくつかのサイクルを既に行っている場
合には、あるサイクルすなわち繰返えし動作の後では本
発明の方法を適用しても効果は少い。あるいは、プログ
ラム分布／消去分布に対する繰返えし動作の影響のいく
らかを逆にするために、高温度での焼きなましを採用で
きる。

消去分布を得る１つの方法は、記憶素子アレイ内の各素
子を最初にプログラミングすることである。その後で、
消去電位を一定時間加える。それからその電位における
素子消去の数を記録する。

次に消去電位をしだいに上昇させる。消去電位の各増大
ごとに消去される素子の数を記録する。アレイ内の全て
の素子から電荷が除去されるまで（すなわち、全ての素
子が消去されるまで）この作業を続ける。

あるいは１消去電圧ではなくて読出し電圧をしだいに高
くして上と同じゃ９方を用いることもできる。第２図は
、２つの別々の］ｉ：ＥＰＲＯＭ記憶アレイに対して行
つ比測定から、このようにして発生された２つの消去分
布を示す（円と３角形のデータ点で示されている）。第
２図に示す分布図においては、素子の相対的なしきい値
電圧がＸ軸にと添っている。Ｙ軸は、与えられたしきい
値でターンオンするアレイ内のビットの百分率を示す。

図からよくわかるよう（，３角形分布と比較して、円形
分布の方が消去ティル内にあるビットの高い百分率を有
する。したがって、この部分（すなわち、円形プロット
によＪ％徴づけられているＩＣ）の方が、［３角形ＪＩ
Ｃに対してよシ少いサイクルの後で耐久性障害に遭遇す
る。０ボルトの電圧しきい値が分布の５０％点に正確に
対応するように、第２のデータは正規化されていること
に注目され良い。データを正規化することにょシ絶対電
圧を相関する必要をなくすことが助けられる。

統計的には、消去分布が真に「正常である」（すなわち
、良い形のカーブにょ１特徴づけられる）とすると、個
々のデータ点線、ｏボルトにおいて５〇−点と交差する
直線を形成する。この直線内の個々のビットの相対的な
位置は、酸化物の厚さ、重要な寸法、−様およびその他
のプロセス変数のような種々のものに依存する。しかし
、図かられかるように、ビットの約９５−だけがカーブ
の直線部分に実際にある。第２図のカーブの直線部分の
外にある約５％のビットは、「消去テイル」として知ら
れている領域内にある。それらのビットは、アレイの「
正常な」他のビットよシも事実上速いか、および（又は
）非常に速いかの少くとも１つで消去されるビットであ
る。早く障害を起す素子は、障害を起すのが遅い素子よ
シも大きい消去テイルを有することが経験的に観察され
ている。

（大きい「消去ティル」というのは、ここではアレイの
よシ高い百分率のビットが消去ティル内に見出されるこ
とを意味する。） 次に第３図を参照する。３つの）ＪＰＲＯＭアレイの群
の実際に測定された耐久性が、それぞれの消去テイル内
に存在するビットの数の関数としてグラフに描かれてい
る。第３図における各データ点は１つのアレイを表すも
のであることに注目されたい。障害が起るまで素子を連
続してサイクル動作させることにより耐久性を測定した
。それからサイクル数を記録した。各アレイに対するテ
ィル内のビット数を測定し、アレイ内のビットの総数（
２Ｋ）で除し、測定された耐久性を縦軸にとル、百分率
を横軸にとってグラフを描いた。消去分布カーブが直線
領域から外れ始める点から消去テイルの測定が始められ
る。第３図のＥＥＰＲＯＭアレイの場合には、これ杜中
間値の約０．５ボルト下で起き九（第２図参照）。

この方法において種々の変更度を有する他の方法では、
種々の勾配により特徴づけられる種々の消去分布を発生
できることがわかる。たとえば、他の方法においては、
消去分布の中央値より低い異なる電圧、おそら（，０，
５ボルトの代シに、中央値より０．３ｔたけ０．７ボル
ト低い電圧で消去テイルが始まることができる。ここで
説明している実施例においては、中央値を計算した後で
、中央値より０．５ボルト低いゲートターンオン電圧に
おいてセルのカウントをとる（セルカウントというのは
、消去特性が強められているセルの数を表も）。

第３図において、各アレイの実際の耐久性（サイクルに
おけるンはその素子の種類に対する中央耐久性で除し九
ものであることに注目されたい。この正規化技術により
、各セル種類に対する全てのデータを同じグラフに同時
にプロットできる。

第４図Ｌ１消去ティル内のビット数と、繰返えしサイク
ルにより測定された素子の実際の耐久性との間に曳い相
関が存在することを示す。第３図のデータに対する最小
自乗適合が、浮動ゲート記憶アレイにおける耐久性障害
を予測する下記の方法を生ずる。

予測される耐久性（サイクル）　＝　４６２．０００　
Ｘ−°°””Ｔ　　　　　　　　　　（１）・ ここに、Ｔは、ＩＣ中の素子の総数の百分率として表さ
れる上記消去セルカウントである。

第３図のデータを基にして、最初のサイクルで素子の消
去分布をまず測定することにより、早期の耐久性障害の
選別が促進される。その素子の消去テイルがアレイ中の
ビットの総数の約６チをこえるとすると、その装置は信
頼性が低いとして等級を下げられる。その６９６という
値はＥＰＲＯＭｊたはＫＥＰＲＯＭの各種類と、終端ユ
ーザーの信頼性に対する要求に応じて変わることがある
ことを理解すべきである。しかし、与えられた種類の装
置に対して十分な量のデータが集められると、製造に使
用するために耐久性対テイルのグラフを利用して個々の
ＩＣを迅速に選別できる。

第４図社第３図のデータの残夛を示す。すなわち、与え
られたＩＣＫついてのモデルの予測と、実際に測定され
九耐久性の間の、比として表される、くいちがいを示す
。図から明らかなように、ケースの９９％において、こ
のモデルは実際の耐久性の３の因数以内で正確である。

ＩＣプロセスが約７の固有の余裕率を通常有することを
考えると、それらの結果は予測モデルが全く正確である
ことを示す。

要約すれば、本発明の基本的な過程は次の通りである。

プログラム分布と消去分布の特性の少くとも一方を、対
象とするＩＣについてまず測定する。好適な実施例に従
って、加えられる制御ゲート電圧の引き続く増分に対し
て、各素子のしきい値電圧を決定することによりその測
定を行う。各ゲート電圧ごとにターンオンされた素子の
数を記録する。次に、中央のしきい値電圧を計算し、消
去テイルが形成を開始するゲートターンオン電圧点（好
適な実施例においては中央値よシ約０．５ボルト低い）
においてセルカウントをとる。

それから、測定した分布特性を用い、かつ類似するＩＣ
の初期サンプルについて定めた相関関係を利用して、Ｉ
Ｃの耐久性を見積る。たとえば、好適な実施例において
は、相関関係は（１）式に従って定められる。

実用的な観点からは、記憶アレイ内のあらゆる素子を、
対象とするＩＣの正確な消去分布を形成するために、上
記のようにして全て測定する必要ないことを述べねばな
らない。消去分布は、アレイ内の素子のサブセットを測
定すなわちサンプリングすることによル簡単に発生する
ものである。

この手法は、全体の選別確度を低くすることなしに測定
速度を高くするためにしばしば助けとなる。

本発明は分布の中央値と１つのセルのカウントを用いる
だけであるが、これは、耐久性を予測する丸めに分布パ
ラメータを使用できる単に１つの手段であることがわか
るであろう。他の可能な手段は分布幅と、平均値または
中央値と最小または最大との差と、最小と最大の間の２
つ以上のレベルにおける素子カウントと、素子カウント
にそれらの素子カウントがとられた分布における位置を
乗じたものの重みづけられた和と、または分布テイルの
長さ（はは中央値マイナス最小）とに相関させることを
用いることを含む。

【図面の簡単な説明】

第１図は消去動作中に薄い浮動ゲートを通る電子のトン
ネル効果を利用する浮動ゲート記憶装置の横断面図、第
２図はｌサイクル中に測定された２個のＥＥＰＲＯＭ内
の素子の消去分布と、各ＥＥＦＲＯＭ装置に対するテイ
ルビット百分率の分布の差を示すグラフ、第３図は測定
されたビットの数と、消去分布の消去テイルとの関数と
してのＥＥＦＲＯＭ装置の耐久性を示すグラフ、第４図
は１つのＥＥＦＲＯＭ装置に対する本発明の耐久性予測
モデルと同じ装置の実際の耐久性の間のずれを示すグラ
フである。 １０・・・・基板、１１・・・拳ドレイン領域、１２・
・・・ソース領域、１４・・・・浮動ゲート、１５・・
・・制御ゲート。

Claims (4)

【特許請求の範囲】
1. （１）トンネル酸化物を通じて浮動ゲートとの間のトン
   ネル効果による電子の移動によりプログラムと消去の少
   くとも１つを行われる浮動ゲート記憶素子のアレイを含
   む種類の集積回路（ＩＣ）のうち持続的な障害を有する
   ＩＣを選別する方法において、 ある分布を得るために前記記憶素子のプログラム速度ま
   たは消去速度を測定する過程と、 前記ＩＣを分類する過程と、 を備え、前記分布は、比較的高速にプログラムまたは消
   去を行う前記ビットの百分率を表すテイルとして特徴づ
   けられ、前記分布においては、プログラムまたは消去の
   百分率を加えられた電圧しきい値の関数として利用でき
   、 前記分類は、前記テイルが前記アレイ中のビットの総数
   の百分率をこえるならば、前記ＩＣを早期の耐久性障害
   を起しやすいとして行い、他の場合には前記ＩＣを耐久
   性の面で信頼できるものとして保証する、耐久性に障害
   のある集積回路を選別する方法。
2. （２）トンネル酸化物を通じて浮動ゲートから電子をト
   ンネル効果により消去される浮動ゲート記憶素子のアレ
   イを含む種類の集積回路（ＩＣ）のうち耐久性に障害の
   あるＩＣを選別する方法において、 （ａ）各前記素子の制御ゲートへ電位を加える過程と、 （ｂ）前記電位でターンオンされる素子の数を判定する
   過程と、 （ｃ）前記電位を高くする過程と、 （ｄ）前記高くされた電位においてターンオンされた素
   子の数を判定する過程と、 （ｅ）ほぼ全ての前記素子がターンオンされるまで過程
   （ｃ）と（ｄ）を繰返えす過程と、 により前記ＩＣの消去分布特性を測定する過程と、前記
   ＩＣを分類する過程と、 を含み、前記分布は、比較的高速にプログラムまたは消
   去を行う前記ビットの百分率を表す消去テイルを有し、 前記分類は、前記テイルが前記アレイ中のビットの総数
   の百分率をこえるならば、前記ＩＣを早期の耐久性障害
   を起しやすいとして行い、他の場合には前記ＩＣを耐久
   性の面で信頼できるものとして保証する、耐久性に障害
   のある集積回路を選別する方法。
3. （３）トンネル酸化物を通じて浮動ゲートからの電子の
   トンネル効果により消去される浮動ゲート記憶素子のア
   レイを含む種類の集積回路（ＩＣ）の耐久性障害を予測
   する方法において、 （ａ）各前記素子の制御ゲートへ電位を加える過程と、 （ｂ）前記電位でターンオンされる素子の数を判定する
   過程と、 （ｃ）前記電位を高くする過程と、 （ｄ）前記高くされた電位においてターンオンされた素
   子の数を判定する過程と、 （ｅ）ほぼ全ての前記素子がターンオンされるまで過程
   （ｃ）と（ｄ）を繰返えす過程と、 により前記ＩＣの消去分布特性を測定する過程と、中間
   しきい値電圧を計算する過程と、 前記ゲートテイルが始まるゲートターンオン電圧点にお
   いて素子カウントをとる過程と、 類似のＩＣの耐久性測定を基にして設定された相関関係
   を用いて前記ＩＣの耐久性を見積る過程と、 を備え、前記消去分布は、比較的高速に消去する前記ビ
   ットの百分率を表す消去テイルを有する、集積回路の耐
   久性障害を予測する方法。
4. （４）トンネル酸化物を通じる浮動ゲートからの電子の
   トンネル効果により消去される浮動ゲート記憶素子のア
   レイを含む種類の集積回路（ＩＣ）のうち耐久性障害を
   有する集積回路を選別する方法において、 （ａ）各前記素子の制御ゲートへ電位を加える過程と、 （ｂ）前記電位でターンオンされる素子の数を判定する
   過程と、 （ｃ）前記電位を高くする過程と、 （ｄ）前記高くされた電位において、ターンオンされた
   素子の数を判定する過程と、 （ｅ）ほぼ全ての前記素子がターンオンされるまで過程
   （ｃ）と（ｄ）を繰返えす過程と、 により前記ＩＣの消去分布特性を測定する過程と、中間
   しきい値電圧を計算する過程と、 前記中間しきい値電圧より低いあるゲートターンオン電
   圧点において素子カウントをとる過程と、前記素子カウ
   ントが前記アレイ中のビットの総数のある百分率をこえ
   るならば早期の耐久性障害を起しやすいものとして前記
   ＩＣを分類し、他の場合には前記ＩＣを耐久性の面で信
   頼できるものとして保証する過程と、 を備え、前記消去分布は、比較的高速に消去する前記ビ
   ットの百分率を表す消去テイルを有する、耐久性障害の
   ある集積回路を選別する方法。