JPH03181153A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に気密封止（
ハーメチック・シール）構造を備えた半導体集積回路装
置の高信頼化に適用して有効な術に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor integrated circuit device, and particularly to a hermetically sealed (
The present invention relates to techniques that are effective when applied to increase the reliability of semiconductor integrated circuit devices having a hermetic seal (hermetic seal) structure.
パッケージ基板に実装された半導体チップをキャップで
気密封止したパッケージ構造を有する半導体集積回路装
置の一つにチップキャリヤ（ＣｈｉｐＣａｒｒｉｅｒ）
がある。このチップキャリヤについては、例えば特開昭
６２−２４９４２９号、特開昭６３−３１０１３９号公
報などに記載されている。A chip carrier is one type of semiconductor integrated circuit device that has a package structure in which a semiconductor chip mounted on a package substrate is hermetically sealed with a cap.
There is. This chip carrier is described in, for example, Japanese Patent Laid-Open Nos. 62-249429 and 63-310139.
第９図は、上記文献に記載されたチップキャリャの断面
ａ造を示している。チップキャリヤ２０は、ムライトな
どのセラミック材料からなるパッケージ基板２１の主面
の電極２２上にＣＣＢバンプ２３を介して半導体チップ
２４を接続し、この半導体チップ２４をキャップ２５で
気密封止したものである。FIG. 9 shows a cross-sectional structure of the chip carrier described in the above-mentioned document. The chip carrier 20 has a semiconductor chip 24 connected to an electrode 22 on the main surface of a package substrate 21 made of a ceramic material such as mullite via a CCB bump 23, and the semiconductor chip 24 is hermetically sealed with a cap 25. be.
キャップ２５は、例えば窒化アルミニウム（ＡＩＮ）か
らなり、封止用半田２６によりパッケージ基板２１の主
面に接合されている。パッケージ基板２１の主面の周縁
部およびキャップ２５の脚部の下面には、封止用半田２
６の濡れ性を向上させるために半田接合用メタライズ層
２７が設けられている。半導体チップ２４の背面（上面
）は、伝熱用半田２８によりキャップ２５の下面に接合
されている。これは、半導体チップ２４から発生した熱
を伝熱用半田２８を通じてキャップ２５に伝達するため
である。キャップ２５の下面には、伝熱用半田２８の濡
れ性を向上させるために半田接合用メタライズ層２７が
設けられている。The cap 25 is made of aluminum nitride (AIN), for example, and is bonded to the main surface of the package substrate 21 with a sealing solder 26. Sealing solder 2 is applied to the periphery of the main surface of the package substrate 21 and the lower surface of the legs of the cap 25.
A metallized layer 27 for solder bonding is provided to improve the wettability of 6. The back surface (upper surface) of the semiconductor chip 24 is bonded to the lower surface of the cap 25 with heat transfer solder 28 . This is to transfer the heat generated from the semiconductor chip 24 to the cap 25 through the heat transfer solder 28. A solder bonding metallized layer 27 is provided on the lower surface of the cap 25 in order to improve the wettability of the heat transfer solder 28.
パッケージ基板２工の内部には、例えばＷ（タングステ
ン）からなる内部配線２９が形成されており、この内部
配線２９を通じてパッケージ基板２１の主面の電極２２
と下面の電極２２とが電気的に接続されている。この下
面の電極２２には、チップキャリヤ２０をモジュール基
板などに実装する際の端子となるＣＣＢバンプ３０が接
合されている。An internal wiring 29 made of, for example, W (tungsten) is formed inside the package substrate 2, and the electrode 22 on the main surface of the package substrate 21 is connected through this internal wiring 29.
and the electrode 22 on the lower surface are electrically connected. A CCB bump 30 that serves as a terminal when mounting the chip carrier 20 on a module substrate or the like is bonded to the electrode 22 on the lower surface.
上記チップキャリヤを組立てるには、まずチップマウン
ト装置を用いて半導体チップのＣＣＢバンブをパッケー
ジ基板の主面の電極上に正確に位置決めする。このとき
、ＣＣＢバンプと電極との接合部にフラックスを塗布す
る。フラックスは、ＣＣＢバンブを構成する半田の表面
に形成された自然酸化膜の除去およびリフロー時におけ
る半田表面の再酸化防止を目的として塗布される。また
フラックスは、リフロー時における半田の濡れ性の向上
を目的として塗布される。To assemble the chip carrier, first, a chip mounting device is used to accurately position the CCB bump of the semiconductor chip on the electrode on the main surface of the package substrate. At this time, flux is applied to the joint between the CCB bump and the electrode. Flux is applied for the purpose of removing a natural oxide film formed on the surface of the solder constituting the CCB bump and preventing re-oxidation of the solder surface during reflow. Flux is also applied for the purpose of improving solder wettability during reflow.
続いて、上記パッケージ基板をリフロー炉に移送する。Subsequently, the package substrate is transferred to a reflow oven.
その際、振動などによるＣＣＢバンプの位置ずれを防止
する必要があるが、前記フラックスは、この位置ずれを
防止する役割をも果たしている。そして、リフロー炉内
に不活性ガスの雰囲気を形成し、この中でＣＣＢバンブ
を加熱、再溶融することによって、半導体チップをパッ
ケージ基板の主面にフェイスダウンボンディングする。At this time, it is necessary to prevent displacement of the CCB bump due to vibrations, and the flux also plays a role in preventing this displacement. Then, an inert gas atmosphere is formed in the reflow oven, and the CCB bump is heated and remelted in the atmosphere to perform face-down bonding of the semiconductor chip to the main surface of the package substrate.
次に、封止用半田を用いて上記パッケージ基板の主面に
キャップを接合する。また、伝熱用半田を用いて半導体
チップの背面をキャップの下面に接合する。パッケージ
基板の主面にキャップを半田付けするには、あらかじめ
パッケージ基板の主面およびキャップの脚部に封止用半
田を被着しておき、この半田の表面にフラックスを塗布
した後、パッケージ基板の主面にキャップを被せ、次い
でリフロー炉にて半田を加熱、再溶融する。また、半導
体チップの背面をキャップの下面に半田付けするには、
キャップの下面、または半導体チップの背面にあらかじ
め伝熱用半田を被着しておき、この半田の表面に７ラツ
クスを塗布した後、前記リフロー炉にてこの半田を加熱
、再溶融する。Next, a cap is bonded to the main surface of the package substrate using sealing solder. Further, the back surface of the semiconductor chip is bonded to the bottom surface of the cap using heat transfer solder. To solder the cap to the main surface of the package board, first apply sealing solder to the main surface of the package board and the legs of the cap, apply flux to the surface of this solder, and then solder the cap to the main surface of the package board. A cap is placed on the main surface of the cap, and then the solder is heated and remelted in a reflow oven. Also, to solder the back of the semiconductor chip to the bottom of the cap,
Heat transfer solder is previously applied to the bottom surface of the cap or the back surface of the semiconductor chip, and after applying 7 lux to the surface of this solder, the solder is heated and remelted in the reflow oven.
キャップをパッケージ基板の主面に半田付けする作業と
、半導体チップの背面をキャップの下面に半田付けする
作業は同一工程で行われる。従って、封止用半田と伝熱
用半田とは、溶融温度がほぼ等しい半田材料で構成され
る。また、封止用半田および伝熱用半田は、ＣＣＢバン
プを構成する半田よりも低い溶融温度の半田で構成され
る。さもないと、リフロー炉内で予備半田を加熱、溶融
する際にＣＣＢバンブが再溶融し、キャップの荷重でＣ
ＣＢバンブが潰れてしまうために、隣り合ったＣＣＢバ
ンブ同士が短絡してしまうからである。このような理由
から、ＣＣＢバンブは、例えば２〜３重量％程度のＳｎ
を含有するＰ ｂ／Ｓ ｎ合金（溶融温度＝３２０〜３
３０℃程度〉などの高融点半田で構成され、封止用半田
および伝熱用半田は、例えば１０重量％程度のＳｎを含
有するＰ ｂ／Ｓ ｎ合金（溶融温度＝２９０〜３００
℃程度）のような低融点半田で構成される。The operation of soldering the cap to the main surface of the package substrate and the operation of soldering the back surface of the semiconductor chip to the lower surface of the cap are performed in the same process. Therefore, the sealing solder and the heat transfer solder are made of solder materials having approximately the same melting temperature. Furthermore, the sealing solder and the heat transfer solder are composed of solder having a lower melting temperature than the solder constituting the CCB bump. Otherwise, the CCB bump will remelt when the pre-solder is heated and melted in the reflow oven, and the load of the cap will cause the CCB bump to melt.
This is because the CB bumps are crushed, resulting in short circuits between adjacent CCB bumps. For these reasons, CCB bumps contain, for example, about 2 to 3% by weight of Sn.
Pb/Sn alloy containing (melting temperature = 320~3
The sealing solder and the heat transfer solder are made of a Pb/Sn alloy containing about 10% by weight of Sn (melting temperature = 290-300°C).
It is composed of low melting point solder, such as (about 30°F (℃)).
このように、チップキャリヤの組立てには、パッケージ
基板の主面にＣＣＢバンブを介して半導体チップを実装
する工程や、パッケージ基板の主面にキャップを半田付
けして半導体チップを気密封止したり、半導体チップを
背面をキャップの下面に半田付けしたりする工程が伴わ
れるため、これらの半田付は工程の良否がチップキャリ
ヤの信頼性を大きく左右する。As described above, the assembly of the chip carrier involves the process of mounting the semiconductor chip on the main surface of the package substrate via a CCB bump, and the process of hermetically sealing the semiconductor chip by soldering a cap to the main surface of the package substrate. , the reliability of the chip carrier is greatly influenced by the quality of these soldering steps, as the back side of the semiconductor chip is soldered to the bottom surface of the cap.
ところが、前記チップキャリヤは、その外径寸法が約１
０〜１４ｓＸ１０〜１４ａ＋ｍ程度と極めて小さく、そ
のキャップの肉厚は僅か５００μｍ程度である。そのた
め、パッケージ基板の主面にキャップを半田付けする際
に、半田量が僅かに過剰であっても半田がパッケージ基
板とキャップとの隙間から外部にはみ出してしまい、外
観不良が生じてしまうという問題があった。However, the chip carrier has an outer diameter of about 1
It is extremely small, about 0 to 14s x 10 to 14a+m, and the thickness of the cap is only about 500 μm. Therefore, when soldering the cap to the main surface of the package board, even if the amount of solder is slightly excessive, the solder will leak out from the gap between the package board and the cap, resulting in poor appearance. was there.
本発明は、上記した問題点に着目してなされたものであ
り、その目的は、パッケージ基板にキャップを半田付け
して半導体チップの気密封止を行う半導体集積回路装置
において、キャップをパッケージ基板に半田付けする際
の半田のはみ出しによる外観不良を防止することのでき
る技術を提供することにある。The present invention has been made in view of the above-mentioned problems, and an object of the present invention is to solder a cap to a package substrate to hermetically seal a semiconductor chip in a semiconductor integrated circuit device. It is an object of the present invention to provide a technique that can prevent poor appearance due to solder protrusion during soldering.
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。A brief overview of typical inventions disclosed in this application is as follows.
本願の一発明は、半導体チップを実装したパッケージ基
板の主面にキャップを半田付けして前記半導体チップを
気密封止したパッケージ構造を備え、前記パッケージ基
板とキャップとの接合部におけるパッケージ基板または
キャップの少なくとも一方の側壁に沿って半田溜りを設
けた半導体集積回路装置である。One invention of the present application includes a package structure in which a cap is soldered to the main surface of a package substrate on which a semiconductor chip is mounted to hermetically seal the semiconductor chip, and the package substrate or the cap is provided at a joint between the package substrate and the cap. A semiconductor integrated circuit device is provided with a solder pool along at least one side wall of the semiconductor integrated circuit device.
本願の他の発明は、半導体チップを実装したパッケージ
基板の主面にキャップを半田付けして前記半導体チップ
を気密封止したパッケージ構造を備え、前記パッケージ
基板とキャップとの接合部におけるパッケージ基板また
はキャップの少なくとも一方の側壁に沿って半田接合用
メタライズ層を設けた半導体集積回路装置である。Another invention of the present application includes a package structure in which a cap is soldered to the main surface of a package substrate on which a semiconductor chip is mounted to hermetically seal the semiconductor chip, and the package substrate or This is a semiconductor integrated circuit device in which a metallized layer for solder bonding is provided along at least one sidewall of a cap.
前記第一の発明によれば、パッケージ基板の主面にキャ
ップを半田付けする際に使用する封止用半田の余剰分が
半田溜りに浸入するため、この半田がパッケージの外部
にはみ出すのを防止することができる。According to the first invention, excess sealing solder used when soldering the cap to the main surface of the package substrate infiltrates the solder pool, thereby preventing this solder from protruding to the outside of the package. can do.
前記第二の発明によれば、パッケージ基板の主面にキャ
ップを半田付けする際に使用する封止用半田の余剰分が
半田接合用メタライズ層の表面に濡れ広がるため、この
半田がパッケージの外部にはみ出すのを防止することが
できる。According to the second invention, the excess sealing solder used when soldering the cap to the main surface of the package substrate wets and spreads over the surface of the metallized layer for solder bonding, so that this solder spreads to the outside of the package. This can prevent it from sticking out.
〔実施例１〕
第１図に示すように、本実施例１の半導体集積回路装置
であるチップキャリヤ１は、ＣＣＢバンブ２を介してパ
ッケージ基板３の主面の電極４上にフェイスダウンボン
ディングされた半導体チップ５をキャップ６で気密封止
したパッケージ構造を備えている。キャップ６は、封止
用事ＩＥ７によってパッケージ基板３の主面に半田付け
されている。半導体チップ５の背面（上面）は、伝熱用
半田８によってキャップ６の下面に半田付けされており
、これにより半導体チップ５から発生する熱が伝熱用半
田８を経てキャップ６の表面から外部に放散される構造
になっている。キャップ６の下面には、伝熱用半田８の
濡れ性を向上させるために半田接合用メタライズ層９が
設けられている。[Example 1] As shown in FIG. 1, a chip carrier 1 which is a semiconductor integrated circuit device of Example 1 is face-down bonded onto an electrode 4 on the main surface of a package substrate 3 via a CCB bump 2. It has a package structure in which a semiconductor chip 5 is hermetically sealed with a cap 6. The cap 6 is soldered to the main surface of the package substrate 3 by a sealing element IE7. The back surface (top surface) of the semiconductor chip 5 is soldered to the bottom surface of the cap 6 with heat transfer solder 8, so that the heat generated from the semiconductor chip 5 is transferred from the surface of the cap 6 to the outside through the heat transfer solder 8. The structure is such that it radiates into A metallized layer 9 for solder bonding is provided on the lower surface of the cap 6 in order to improve the wettability of the heat transfer solder 8.
この半田接合用メタライズ層９は、例えばＴｉ／Ｎ ｉ
／ Ａ ｕの複合金属膜で構成されている。半田接合
用メタライズ層９は、半導体チップ５の背面側に設けて
もよく、またキャップ６の下面と半導体チップ５の背面
の両方に設けてもよい。この場合には、複合金属膜とし
て、Ａ ｕ ／ Ｃｒ ／ Ａ ｕ 。This metallized layer 9 for solder bonding is made of, for example, Ti/N i
/ Au composite metal film. The metallized layer 9 for solder bonding may be provided on the back side of the semiconductor chip 5, or may be provided on both the lower surface of the cap 6 and the back surface of the semiconductor chip 5. In this case, the composite metal film is A u / Cr / A u .
Ｃｒ／Ｃｕ／Ａｕ５Ｗ／Ｎ ｉ／Ａｕを使い分ける。Use Cr/Cu/Au5W/Ni/Au properly.
パッケージ基板３の内部には、例えばＷ（タングステン
〉からなる内部配線１０が形成されており、この内部配
線１０を通じてパッケージ基板３の主面の電極４と下面
の電極４とが電気的に接続されている。この下面の電極
４には、チップキャリヤ１をモジュール基板などに実装
する際の端子となるＣＣＢバンブ１１が接合されている
。An internal wiring 10 made of, for example, W (tungsten) is formed inside the package substrate 3, and the electrode 4 on the main surface and the electrode 4 on the bottom surface of the package substrate 3 are electrically connected through this internal wiring 10. A CCB bump 11 that serves as a terminal when mounting the chip carrier 1 on a module board or the like is bonded to the electrode 4 on the lower surface.
上記パッケージ基板３は、ムライトなどのセラミック材
料で構成されており、キャップ６は、例えば窒化アルミ
ニウム（ＡｆＮ）で構成されている。ＣＣＢバンプ２は
、例えば２重量％程度のＳｎを含有するＰ ｂ ／ Ｓ
ｎ合金（融点＝３２０〜３３０℃程度〉で構成されて
おり、ＣＣＢバンプ１１は、例えば３．５重量％程度の
Ａｇを含有するＳｎ ／ Ａ ｇ合金（融点＝２２０〜
２３０℃程度）で構成されている。封止用半田７および
伝熱用半田８は、例えば１０重量％程度のＳｎを含有す
るＰｂ ／ Ｓ ｎ合金（融点＝２９０〜３００℃程度
）で構成されている。The package substrate 3 is made of a ceramic material such as mullite, and the cap 6 is made of aluminum nitride (AfN), for example. The CCB bump 2 is made of, for example, Pb/S containing about 2% by weight of Sn.
The CCB bump 11 is made of a Sn/Ag alloy (melting point = about 320 to 330°C) containing, for example, about 3.5% by weight of Ag.
(approximately 230℃). The sealing solder 7 and the heat transfer solder 8 are made of, for example, a Pb/Sn alloy (melting point: about 290 to 300° C.) containing about 10% by weight of Sn.
パッケージ基板３の主面の周縁部およびキャップ６の脚
部の下面には、封止用半田７の濡れ性を向上させるため
に半田接合用メタライズ層９が設けられている。この半
田接合用メタライズ層９は、キャップ側では前記キャッ
プ６の下面に設けられたそれと同じく、Ｔ ｉ ／ Ｎ
ｉ ／ Ａ ｕの複合金属膜で構成されており、パッ
ケージ基板３側ではＷ／Ｎ ｉ ／ Ａ ｕの複合金属
膜で構成されている。A metallized layer 9 for solder bonding is provided on the peripheral edge of the main surface of the package substrate 3 and on the lower surface of the legs of the cap 6 in order to improve the wettability of the sealing solder 7. This metallized layer 9 for solder bonding, on the cap side, has T i / N like that provided on the lower surface of the cap 6.
It is made up of a composite metal film of i/Au, and the package substrate 3 side is made of a composite metal film of W/Ni/Au.
本実施例１のチップキャリヤ１は、上記半田接合用メタ
ライズ層９がキャップ６の側壁にも設けられている。第
２図に示すように、この半田接合用メタライズ１１９は
、キャップ６の外壁および内壁の両方に設けられており
、かつそれらの側壁に沿って櫛歯状に配置されている。In the chip carrier 1 of the first embodiment, the solder bonding metallized layer 9 is also provided on the side wall of the cap 6. As shown in FIG. 2, the solder joint metallization 119 is provided on both the outer wall and the inner wall of the cap 6, and is arranged in a comb-like shape along the side walls thereof.
なお、第２図に示すキャップ６は、第１図に示すキャッ
プ６とは上下の向きが逆になっている。Note that the cap 6 shown in FIG. 2 is upside down from the cap 6 shown in FIG.
キャップ６の側壁に沿って半田接合用メタライズ層９を
設けたことによって得られる作用、効果を、チップキャ
リヤｌの気密封止工程に従って説明すれば下記の通りで
ある。The functions and effects obtained by providing the metallized layer 9 for solder bonding along the side wall of the cap 6 will be explained below according to the process of hermetically sealing the chip carrier 1.
すなわち、パッケージ基板３の主面にフェイスダウンボ
ンディングされた半導体チップ５をキャップ６で気密封
止するには、あらかじめキャップ６の脚部の下面に封止
用半田７を被着しておき、この半田７の表面にフラック
スを塗布した後、パッケージ基板３の主面にキャップ６
を被せ、次いで不活性ガス雰囲気を形成したりフロー炉
にて半田７を加熱、再溶融する。このときあらかじめキ
ャップ６の下面（または半導体チップ５の背面）に被着
しておいた伝熱用半田８も同時に加熱、再溶融する。That is, in order to hermetically seal the semiconductor chip 5 face-down bonded to the main surface of the package substrate 3 with the cap 6, the sealing solder 7 is applied to the lower surface of the leg of the cap 6 in advance, and then After applying flux to the surface of the solder 7, a cap 6 is placed on the main surface of the package board 3.
Then, an inert gas atmosphere is formed or the solder 7 is heated and remelted in a flow furnace. At this time, the heat transfer solder 8 previously applied to the lower surface of the cap 6 (or the back surface of the semiconductor chip 5) is also heated and remelted at the same time.
この気密封止工程において、封止用半田７の量が僅かで
も過剰であると、その一部がパッケージ基板３の主面と
キャップ６の脚部の下面との隙間から外部にはみ出して
しまう。ところが、キャップ６の側壁に半田接合用メタ
ライズ層９を設けた本実施例１のチップキャリヤ１にお
いては、第１図に示すように、封止用半田７の余剰分が
再溶融時にキャップ６の側壁の半田接合用メタライズ層
９の表面に濡れ広がる。これにより、封止用半田７のは
み出しによるチップキャリヤ１の外観不良を有効に防止
することができるので、信頼性の高いチップキャリヤ１
を得ることができる。In this hermetic sealing process, if the amount of sealing solder 7 is even slightly excessive, a portion of it will protrude to the outside from the gap between the main surface of package substrate 3 and the lower surface of the leg portion of cap 6. However, in the chip carrier 1 of the first embodiment in which the metallized layer 9 for solder bonding is provided on the side wall of the cap 6, as shown in FIG. It wets and spreads over the surface of the metallized layer 9 for solder bonding on the side wall. As a result, it is possible to effectively prevent appearance defects of the chip carrier 1 due to the protrusion of the sealing solder 7, so that the highly reliable chip carrier 1 can be effectively prevented.
can be obtained.
なお、上記の説明では半田接合用メタライズ層９をキャ
ップ６の外壁と内壁の両方に櫛歯状に設けた場合につい
て説明したが、キャップ６の側壁に設ける半田接合用メ
タライズ層９の配置は適宜変更してよい。In addition, in the above explanation, the case where the metallized layer 9 for solder bonding is provided in a comb-like shape on both the outer wall and the inner wall of the cap 6 has been explained, but the metallized layer 9 for solder bonding provided on the side wall of the cap 6 may be arranged as appropriate. May be changed.
また、この半田接合用メタライズ層９をキャップ６の外
壁あるいは内壁のいずれか一方にのみ設けてもよい。Further, the metallized layer 9 for solder bonding may be provided only on either the outer wall or the inner wall of the cap 6.
〔実施例２〕
第３図に示すように、本実施例２のチップキャリヤ１は
、キャップ６の側壁に凹溝１２（半田溜り）を設けてい
る。この凹溝１２は、第４図に示すように、キャップ６
の外壁と内壁の両方に設けられており、かつそれらの側
壁に沿って所定の間隔を置いて配置されている。なお、
第４図に示すキャップ６は、第３図に示すキャップ６と
は上下の向きが逆になっている。[Embodiment 2] As shown in FIG. 3, the chip carrier 1 of this embodiment 2 has a groove 12 (solder pool) provided in the side wall of the cap 6. As shown in FIG. As shown in FIG.
are provided on both the outer wall and the inner wall of the same, and are arranged at predetermined intervals along the side walls. In addition,
The cap 6 shown in FIG. 4 is vertically reversed from the cap 6 shown in FIG. 3.
キャップ６の脚部の下面（第４図では上面）および側壁
には、半田接合用メタライズ層９が設けられている。キ
ャップ６の側壁の半田接合用メタライズ層９は、
凹溝１２の内壁を含めてキャップ６の側壁に沿って帯状
に設けられており、キャップ６の上下方向に沿った半田
接合用メタライズ層９の幅は、キャップ６の上下方向に
沿った凹ａ１２の長さとほぼ一致している。本実施例２
のチップキャリヤ１の上記以外の構成は、前記実施例１
のそれと同じであるため、その説明は省略する。A metallized layer 9 for solder bonding is provided on the lower surface (upper surface in FIG. 4) and side wall of the leg portion of the cap 6. The metallized layer 9 for solder bonding on the side wall of the cap 6 is provided in a band shape along the side wall of the cap 6 including the inner wall of the groove 12. The width almost matches the length of the recess a12 along the vertical direction of the cap 6. Example 2
The structure of the chip carrier 1 other than the above is the same as that of Example 1.
Since it is the same as that of , its explanation will be omitted.
このように、キャップ６の側壁に沿って凹溝１２を設け
た本実施例２のチップキャリヤ１によれば、第３図に示
すように、この凹溝１２が余剰の封止用半田７の溜りと
なり、半田７がパッケージ基板３の主面とキャップ６の
脚部の下面との隙間から外部にはみ出すのを防止する。As described above, according to the chip carrier 1 of the second embodiment in which the groove 12 is provided along the side wall of the cap 6, the groove 12 is used to absorb excess sealing solder 7, as shown in FIG. The solder 7 becomes a pool and prevents the solder 7 from protruding outside from the gap between the main surface of the package substrate 3 and the lower surface of the leg portion of the cap 6.
これにより、前記実施例１の場合と同様、封止用半田７
のはみ出しによるチップキャリヤ１の外観不良を有効に
防止することができるので、信頼性の高いチップキャリ
ヤ１を得ることができるよ
なお、上記の説明では凹溝１２をキャップ６の外壁と内
壁の両方に設けた場合について説明したが、この凹溝１
２をキャップ６の外壁または内壁のいずれか一方にのみ
設けてもよい。As a result, similar to the case of the first embodiment, the sealing solder 7
Since defects in appearance of the chip carrier 1 due to protrusion can be effectively prevented, a highly reliable chip carrier 1 can be obtained. Although we have explained the case where this groove 1 is provided in
2 may be provided only on either the outer wall or the inner wall of the cap 6.
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は、前記実施例１，２に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。Although the invention made by the present inventor has been specifically explained based on Examples above, the present invention is not limited to Examples 1 and 2, and can be modified in various ways without departing from the gist thereof. It goes without saying that there is.
前記実施例２では、半田溜りを凹溝により構成したが、
これに限定されるものではなく、例えばテーパー１３（
第５図）や、曲面部１４（第６図）や、段差部１５ （
第７図〉などによって半田溜りを構成してもよい。In the second embodiment, the solder pool was formed by a groove, but
For example, the taper 13 (
(Fig. 5), curved surface portion 14 (Fig. 6), stepped portion 15 (Fig.
The solder pool may be configured as shown in FIG. 7.
また、前記実施例では、キャップの側壁に所定の間隔を
おいて半田溜まり（実施例２）を設けたが、連続して設
けてもよい。Further, in the embodiment described above, the solder pools (Example 2) were provided on the side wall of the cap at predetermined intervals, but they may be provided continuously.
さらに、前記実施例では、キャップの側壁に半田接合用
メタライズ層（実施例１）や半田溜り（実施例２〉を設
けた場合について説明したが、例えば第８図に示すよう
に、パッケージ基板３の中央にキャビティ１６を有する
チップキャリヤにおいては、パッケージ基板３の側壁に
凹溝１２などの半田溜りや、半田接合用メタライズ層を
設けてもよい。Furthermore, in the above embodiments, a metallized layer for solder bonding (Example 1) and a solder pool (Example 2) were provided on the side wall of the cap. For example, as shown in FIG. In a chip carrier having a cavity 16 in the center, a solder reservoir such as a groove 12 or a metallized layer for solder bonding may be provided on the side wall of the package substrate 3.
以上の説明では、主として本発明者によってなされた発
明をその背景となったチップキャリヤに適用した場合に
ついて説明したが、本発明はこれに限定されるものでは
なく、パッケージ基板にキャップを半田付けして半導体
チップの気密封止を行う各種の半導体集積回路装置（例
えば、マルチチップモジュールなど）に適用することが
できる。In the above explanation, the invention made by the present inventor was mainly applied to a chip carrier, which is the background thereof, but the present invention is not limited to this, and the present invention is not limited to this. The present invention can be applied to various semiconductor integrated circuit devices (for example, multi-chip modules, etc.) in which semiconductor chips are hermetically sealed.
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。A brief explanation of the effects obtained by typical inventions disclosed in this application is as follows.
（１）、半導体チップを実装したパッケージ基板の主面
にキャップを半田付けして前記半導体チップを気密封止
したパッケージ構造を備え、前記パッケージ基板とキャ
ップとの接合部におけるパッケージ基板またはキャップ
の少なくとも一方の側壁に沿って半田溜りを設けた本発
明の半導体集積回路装置によれば、パッケージ基板の主
面にキャップを半田付けする際に使用する封止用半田の
余剰分が半田溜りに浸入することにより、この半田がパ
ッケージの外部にはみ出すのを防止することができる。(1) The package structure includes a package structure in which a cap is soldered to the main surface of a package substrate on which a semiconductor chip is mounted to hermetically seal the semiconductor chip, and at least one of the package substrate and the cap is disposed at a joint between the package substrate and the cap. According to the semiconductor integrated circuit device of the present invention in which a solder puddle is provided along one side wall, excess sealing solder used when soldering the cap to the main surface of the package substrate infiltrates the solder puddle. By doing so, it is possible to prevent this solder from protruding to the outside of the package.
これにより、封止用半田のはみ出しによる外観不良を有
効に防止することができるので、信頼性の高い半導体集
積回路装置を得ることができる。Thereby, it is possible to effectively prevent defects in appearance due to the protrusion of the sealing solder, so that a highly reliable semiconductor integrated circuit device can be obtained.
伐）、半導体チップを実装したパッケージ基板の主面に
キャップを半田付けして前記半導体チップを気密封止し
たパッケージ構造を備え、前記パッケージ基板とキャッ
プとの接合部におけるパッケージ基板またはキャップの
少なくとも一方の側壁に沿って半田接合用メタライズ層
を設けた本発明の半導体集積回路装置によれば、パッケ
ージ基板の主面にキャップを半田付けする際に使用する
封止用半田の余剰分が半田接合用メタライズ層の表面に
濡れ広がることにより、この半田がパッケージの外部に
はみ出すのを防止することができるので、前記（１）の
発明と同様の効果を得ることができる。a package structure in which a cap is soldered to the main surface of a package substrate on which a semiconductor chip is mounted to hermetically seal the semiconductor chip, and at least one of the package substrate and the cap is provided at a joint between the package substrate and the cap. According to the semiconductor integrated circuit device of the present invention in which a metallized layer for solder bonding is provided along the side wall of the package substrate, the surplus of the sealing solder used when soldering the cap to the main surface of the package substrate is used for solder bonding. By spreading wetly on the surface of the metallized layer, this solder can be prevented from protruding to the outside of the package, so that the same effect as the invention (1) can be obtained.
第１図は、本発明の一実施例である半導体集積回路装置
の要部破断断面図、
第２図は、この半導体集積回路装置のキャップを示す斜
視図、
第３図は、本発明の他の実施例である半導体集積回路装
置の要部破断断面図、
第４図は、この半導体集積回路装置のキャップを示す斜
視図、
第５図乃至第７図は、本発明のさらに他の実施例である
半導体集積回路装置をそれぞれ示す部分断面図、
第８図は、本発明のさらに他の実施例である半導体集積
回路装置の要部破断断面図、
第９図は、従来技術の要部破断断面図である。
１．２０・・・チップキャリヤ、２，１１，２３．３０
・・・ＣＣＢバンプ、３．２１・・・パッケージ基板、
４．２２・・・電極、５．２４・・・半導体チップ、６
．２５・・・キャップ、７゜２６・・・封止用半田、８
，２８・・・伝熱用半田、９．２７・・・半田接合用メ
タライズ層、１０・・・、２９・・・内部配線、１２・
・・凹溝（半田溜り）、１３・・・テーパー １４・・
・曲面部、
・段差部、
・キャビテFIG. 1 is a cutaway sectional view of a main part of a semiconductor integrated circuit device according to an embodiment of the present invention, FIG. 2 is a perspective view showing a cap of this semiconductor integrated circuit device, and FIG. 3 is a diagram showing another embodiment of the present invention. FIG. 4 is a perspective view showing a cap of this semiconductor integrated circuit device, and FIGS. 5 to 7 are still other embodiments of the present invention. FIG. 8 is a partial cross-sectional view of a semiconductor integrated circuit device according to another embodiment of the present invention, and FIG. 9 is a partial cross-sectional view of a semiconductor integrated circuit device according to another embodiment of the present invention. FIG. 1.20...Chip carrier, 2,11,23.30
...CCB bump, 3.21...Package board,
4.22... Electrode, 5.24... Semiconductor chip, 6
．． 25... Cap, 7° 26... Sealing solder, 8
, 28... Solder for heat transfer, 9.27... Metallized layer for solder bonding, 10..., 29... Internal wiring, 12.
・Concave groove (solder pool), 13...Taper 14...
・Curved surface, ・Step, ・Cavity
Claims (1)
ャップを半田付けして前記半導体チップを気密封止した
パッケージ構造を有する半導体集積回路装置であって、
前記パッケージ基板とキャップとの接合部におけるパッ
ケージ基板またはキャップの少なくとも一方の側壁に沿
って半田溜りを設けたことを特徴とする半導体集積回路
装置。 ２、前記側壁に沿って凹溝、テーパー、段差部または曲
面部のいずれかを設けたことを特徴とする請求項１記載
の半導体集積回路装置。 ３、半導体チップを実装したパッケージ基板の主面にキ
ャップを半田付けして前記半導体チップを気密封止した
パッケージ構造を有する半導体集積回路装置であって、
前記パッケージ基板とキャップとの接合部におけるパッ
ケージ基板またはキャップの少なくとも一方の側壁に沿
って半田接合用メタライズ層を設けたことを特徴とする
半導体集積回路装置。 ４、前記半田接合用メタライズ層を櫛歯状に配置したこ
とを特徴とする請求項３記載の半導体集積回路装置。[Scope of Claims] 1. A semiconductor integrated circuit device having a package structure in which a cap is soldered to the main surface of a package substrate on which a semiconductor chip is mounted to hermetically seal the semiconductor chip, comprising:
A semiconductor integrated circuit device, characterized in that a solder pool is provided along a side wall of at least one of the package substrate and the cap at a joint between the package substrate and the cap. 2. The semiconductor integrated circuit device according to claim 1, wherein any one of a groove, a taper, a stepped portion, or a curved surface portion is provided along the side wall. 3. A semiconductor integrated circuit device having a package structure in which a cap is soldered to the main surface of a package substrate on which a semiconductor chip is mounted to hermetically seal the semiconductor chip,
A semiconductor integrated circuit device characterized in that a metallized layer for solder bonding is provided along a sidewall of at least one of the package substrate and the cap at the bonding portion between the package substrate and the cap. 4. The semiconductor integrated circuit device according to claim 3, wherein the metallized layer for solder bonding is arranged in a comb-like shape.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1320923A JPH03181153A (en) | 1989-12-11 | 1989-12-11 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1320923A JPH03181153A (en) | 1989-12-11 | 1989-12-11 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03181153A true JPH03181153A (en) | 1991-08-07 |
Family
ID=18126790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1320923A Pending JPH03181153A (en) | 1989-12-11 | 1989-12-11 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03181153A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000228451A (en) * | 1999-02-05 | 2000-08-15 | Matsushita Electric Ind Co Ltd | Electronic component |
| JP2003017604A (en) * | 2001-06-28 | 2003-01-17 | Kyocera Corp | Package for housing semiconductor element and semiconductor device |
| JP2020129629A (en) * | 2019-02-12 | 2020-08-27 | エイブリック株式会社 | Optical sensor device and manufacturing method thereof |
| JP2021150348A (en) * | 2020-03-17 | 2021-09-27 | 三菱電機株式会社 | Semiconductor device and method for manufacturing the same |
-
1989
- 1989-12-11 JP JP1320923A patent/JPH03181153A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000228451A (en) * | 1999-02-05 | 2000-08-15 | Matsushita Electric Ind Co Ltd | Electronic component |
| JP2003017604A (en) * | 2001-06-28 | 2003-01-17 | Kyocera Corp | Package for housing semiconductor element and semiconductor device |
| JP2020129629A (en) * | 2019-02-12 | 2020-08-27 | エイブリック株式会社 | Optical sensor device and manufacturing method thereof |
| JP2021150348A (en) * | 2020-03-17 | 2021-09-27 | 三菱電機株式会社 | Semiconductor device and method for manufacturing the same |
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