JPH03179915A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、Ｂ ｉ −ＯＭ ＯＳ論理回路と０Ｍ０Ｓ論
理回路が組み合わされてなる高集積、高駆動出力を持つ
ところのマスタースライス方式の半導体集積回路装置に
関する。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention relates to a master slice type semiconductor integrated circuit having high integration and high drive output, which is formed by combining a B i -OM OS logic circuit and an 0M0S logic circuit. Related to circuit devices.
［従来の技術］
従来のマスタースライス方式の半導体集積回路装置は、
第５図にブロック図で示される様な入力論理回路部、出
力論理回路部、内部論理回路部がともに０−ＭＯＳ論理
回路により構成されているか、または、第６図の様にＢ
、ｊ−ＯＭＯ８論理回路により構成されている。またさ
らには、第７図に示されるような入力論理回路部、出力
論理回路部が、Ｂｉｐｏｌａｒトランジスタ回路で構成
され、内部論理回路部は、０Ｍ０８回路で構成されてい
た。[Conventional technology] A conventional master slice type semiconductor integrated circuit device is
Either the input logic circuit section, the output logic circuit section, and the internal logic circuit section are all constituted by 0-MOS logic circuits as shown in the block diagram in FIG.
, j-OMO8 logic circuits. Furthermore, the input logic circuit section and the output logic circuit section as shown in FIG. 7 were composed of bipolar transistor circuits, and the internal logic circuit section was composed of a 0M08 circuit.
［発明が解決しようとする課題］
近年においてマスタースライス方式の半導体集積回路装
置（ゲートアレイ半導体集積回路装置）は、高速、高駆
動出力、高集積、低消費電力が望まれてきている。この
観点においては、第５図に示す従来の半導体集積回路装
置は、入力回路部、出力回路部、内部論理回路部が、０
−ＭＯ３回路から構成されている為、高集積に出来、又
、高集積になっても消費電力が小さい為、熱が発生しに
くい特徴はあるものの、高駆動出力にすると、ＭＯＳト
ランジスタのサイズが大きなものとなり、チップサイズ
が大きくなる問題があった。また出力信号波形は、グラ
ンド電圧とプラス電圧の振幅に振れる為、電磁波輻射ノ
イズ発生の点からも問題があった。この様な点を解決し
ようと、第６図に示す様なり１−０Ｍ０Ｓ論理回路によ
るゲートアレイ半導体集積回路装置が、提案されている
が内部論理回路部をＢ ｉ −ＣＭ ＯＳ回路で構成す
ると、Ｃ！ＭＯ８回路に新たにＢｉｐｏｌａｒ回路が付
加されるため、ベーシク・セルの面積は、従来の０Ｍ０
８回路と比較して１．５〜１．７倍程度面檀が増加する
問題がある。一般にゲートアレイ半導体集積回路装置に
おいて内部論理回路部の専有する割合は、チップ全体の
８０％〜９０％と大きな割合を占めているため、この内
部論理回路部のＢ ｉ −ＣＭ ＯＳ回路化の構成はチ
ップサイズの大きな増加をきたす。又、この様な中で、
第７図に示す様な入力論理回路部、出力論理回路部、を
Ｂｉｐｏｌａｒトランジスタ回路で構成し、内部論理回
路部はＣＭＯＳ回路で構成する方法が提案されているが
、この様な構成のゲートアレイ半導体集積回路装置は、
入力論理回路部は、Ｂｉｐ。[Problems to be Solved by the Invention] In recent years, master slice type semiconductor integrated circuit devices (gate array semiconductor integrated circuit devices) are desired to have high speed, high drive output, high integration, and low power consumption. From this viewpoint, the conventional semiconductor integrated circuit device shown in FIG. 5 has an input circuit section, an output circuit section, and an internal logic circuit section.
-Since it is composed of MO3 circuits, it can be highly integrated, and even with high integration, power consumption is small, so it is difficult to generate heat, but when increasing the drive output to a high drive output, the size of the MOS transistor increases. The problem is that the chip size becomes large. Furthermore, since the output signal waveform swings in amplitude between the ground voltage and the positive voltage, there is also a problem in terms of electromagnetic radiation noise generation. In order to solve this problem, a gate array semiconductor integrated circuit device using a 1-0M0S logic circuit as shown in FIG. 6 has been proposed. C! Since a new Bipolar circuit is added to the MO8 circuit, the area of the basic cell is smaller than the conventional 0M0 circuit.
There is a problem in that the number of facets increases by about 1.5 to 1.7 times compared to 8 circuits. Generally, in a gate array semiconductor integrated circuit device, the internal logic circuit section occupies a large proportion of 80% to 90% of the entire chip. results in a large increase in chip size. Also, in such a situation,
A method has been proposed in which the input logic circuit section and the output logic circuit section are configured with bipolar transistor circuits, as shown in FIG. 7, and the internal logic circuit section is configured with a CMOS circuit. Semiconductor integrated circuit devices are
The input logic circuit section is Bip.
１ａｒトランジスタの為、高速動作をするが、消費電力
が増加する問題がある。又、出力論理回路部においても
Ｂ ｊ−ｐ ｏ ｌ ａ ｒ トランジスタの為、高速
動作をするが、消費電力が増加する問題がある。しかし
内部論理回路部はＣＭＯ８回路構成の為、高集積、並び
低消費電力である。Since it is a 1ar transistor, it operates at high speed, but there is a problem of increased power consumption. In addition, the output logic circuit section also operates at high speed because it is a B jp o l a r transistor, but there is a problem of increased power consumption. However, the internal logic circuit section has a CMO8 circuit configuration, resulting in high integration and low power consumption.
以上述べた様に従来の回路構成によるゲートアレイ半導
体集積回路装置は、高速、高駆動出力、高集積、低消費
電力、な得ようとするとチップサイズが大きくなったり
、消費電力の増大する問題があった。そこで本発明はか
かる問題を解決するもので、その目的とするところは、
チップサイズが大きくならず、高速、高駆動出力、高集
積、低消費電力、の半導体集積回路装置な提供すること
である。As mentioned above, gate array semiconductor integrated circuit devices with conventional circuit configurations have problems such as increased chip size and increased power consumption when trying to achieve high speed, high drive output, high integration, and low power consumption. there were. Therefore, the present invention is intended to solve this problem, and its purpose is to:
It is an object of the present invention to provide a semiconductor integrated circuit device that does not increase chip size, has high speed, high drive output, high integration, and low power consumption.
［課題を解決するための手段］
本発明の半導体集積回路装置は、Ｂｉｐｏｌａｒ（バイ
ポーラ）トランジスタとＭＯＳトランジスタが、組合わ
されたＢ ｉ −ＣＭ ＯＳ回路と、ＭＯＳトランジス
タが組み合わされてなるＣＭＯＳ回路から構成されるマ
スタースライス方式の半導体集積回路装置において、入
力論理回路部、出力論理回路部は、Ｂ ｉ −ＯＭ Ｏ
ｓ回路から構成され内部論理回路部は、Ｃ！ＭＯ８回路
から構成されることを特徴とする。[Means for Solving the Problems] A semiconductor integrated circuit device of the present invention includes a B i -CMOS circuit in which a bipolar transistor and a MOS transistor are combined, and a CMOS circuit in which a MOS transistor is combined. In the master slice type semiconductor integrated circuit device, the input logic circuit section and the output logic circuit section are B i -OM O
The internal logic circuit section consists of C!s circuits. It is characterized by being composed of MO8 circuits.
［１′β用コ
本発明の上述の構成によれば、入力論理回路部、出力論
理回路部は、１３ ｉ −ＯＭ ＯＳ回路より構成され
ている為、低消費電力であり、出力回路部を高駆動出力
としても、最終段トランジスタがＢｉｐｏｌａｒトラン
ジスタの為、面積が大きくならない。又、出力波形も振
幅が小さいため電磁波輻射ノイズが小さい。その上、内
部論理回路部はＣＭＯＳ回路から構成されるため、高集
積、低消費電力である。[For 1'β] According to the above-described configuration of the present invention, the input logic circuit section and the output logic circuit section are composed of 13 i-OM OS circuits, so power consumption is low and the output circuit section is Even with a high drive output, the area does not become large because the final stage transistor is a bipolar transistor. Furthermore, since the output waveform also has a small amplitude, electromagnetic radiation noise is small. Furthermore, since the internal logic circuit section is composed of a CMOS circuit, it has high integration and low power consumption.
［実施例］
以下に本発明の実施例を図面にもとづいて説明する。第
１図は、本発明による半導体集積回路装置（ゲートアレ
イ半導体集積回路装置）の構成図である。第１図の（２
）はＢ１−ＣＭＯＳ回路から構成される入力論理回路部
であり、（１）は、外部からの入力信号端子、（３）は
、入力論理回路部と内部論理回路部を接続する信号線で
ある。[Examples] Examples of the present invention will be described below based on the drawings. FIG. 1 is a configuration diagram of a semiconductor integrated circuit device (gate array semiconductor integrated circuit device) according to the present invention. (2) in Figure 1
) is an input logic circuit section composed of a B1-CMOS circuit, (1) is an input signal terminal from the outside, and (3) is a signal line connecting the input logic circuit section and the internal logic circuit section. .
この入力論理回路部は、第２図の様にＢｉｐＯｌａｒト
ランジスタとＭＯＳトランジスタが、組合わされたＢ１
−ＣＭｏ５回路構成となっている。This input logic circuit section consists of a B1 transistor in which a BipOlar transistor and a MOS transistor are combined as shown in FIG.
- It has a CMo5 circuit configuration.
このため外部入力端子（２１）の信号が、ｔｏ Ｌｕの
時の初段のｐＮｐトランジスタの入力電流は流れるもの
の、次段以降のＭＯＳトランジスタ、Ｂｉｐｏｌａｒト
ランジスタにおいては、信号のａｔ Ｌｐｐ又は、ＩＩ
Ｈ＃ｌの定常時における定常電流が流れないため、消
費電力は小さい。（２２）は、入力論理回路部から内部
論理回路部へ接続する信号ラインである。第１図の（４
）は、ＣＭＯＳ回路から構成される内部論理回路部を表
している。Therefore, when the signal of the external input terminal (21) is to Lu, the input current of the pNp transistor in the first stage flows, but in the MOS transistors and Bipolar transistors in the subsequent stages, the signal is at Lpp or II.
Since no steady current flows during the steady state of H#l, power consumption is small. (22) is a signal line connecting from the input logic circuit section to the internal logic circuit section. (4 in Figure 1)
) represents an internal logic circuit section composed of a CMOS circuit.
この内部論理回路部は、第５図の様なＣＭＯＳ回路によ
り構成している。このため高集積、低消費電力が得られ
る。（５１）は、入力論理回路部から内部論理回路部へ
入ってくる信号ラインであり（６２）は、内部論理回路
部から出力論理回路部へ出ていく信号ラインである。第
５図は、内部論理回路部で組まれたＣＭＯＳトランジス
タ構成のＴｒｕｅ論理回路の一例であり、−膜内には、
各種の論理回路が構成される。第１図の（６）はＢ ｉ
−ＣＭ ＯＳ回路から構成される出力論理回路部を表
している。（５）は、内部論理回路部と出力論理回路部
とを接続する信号ライン、（７）は、外部用カイぎ号端
子である。この出力論理回路部は、第４図の様にＢｉｐ
ｏ’ｌａｒ トランジスタとＭＯＳトランジスタが、組
合わされたＢ１−−０Ｍ０ＳＪＯＪ路構成となっている
。（４１）は、内部論理回路部から出力論理回路部へ入
ってくる信号ラインであり（４２）は、出力論理回路部
から外部へ信号の出る出力端子である。このＢ ｉ −
ＣＭ Ｏ８回路構成によれば、従来のＢ ｉ ｐ Ｏ］
−ａ ｒ トランジスタのみから構成された出力論理回
路部と比較すると高駆動出力の点では変わらないが、Ｃ
ＭＯＳと併合している為、低消費電力である。又、０Ｍ
Ｏ３回路構戒と比較すると、高駆動出力を得るためには
、ＣＭＯ８回路構成の場合には、最終段の出力用ＭＯ３
トランジスタが大きなものとなるが、Ｂ ｊ、 ｐ ｏ
１ ａ ｒ トランジスタの場合は、比較的に小さく
て済む。更に出力信号の振幅波形も０Ｍ０５回路に比較
して小さいため、電磁波輻射ノイズが小さい。This internal logic circuit section is constituted by a CMOS circuit as shown in FIG. Therefore, high integration and low power consumption can be achieved. (51) is a signal line entering the internal logic circuit section from the input logic circuit section, and (62) is a signal line exiting from the internal logic circuit section to the output logic circuit section. FIG. 5 is an example of a true logic circuit with a CMOS transistor configuration assembled in an internal logic circuit section, in which - inside the film,
Various logic circuits are configured. (6) in Figure 1 is B i
-CM This represents an output logic circuit section composed of an OS circuit. (5) is a signal line connecting the internal logic circuit section and the output logic circuit section, and (7) is an external signal terminal. This output logic circuit section has Bip as shown in FIG.
The o'lar transistor and the MOS transistor are combined in a B1--0M0SJOJ path configuration. (41) is a signal line that enters the output logic circuit section from the internal logic circuit section, and (42) is an output terminal that outputs a signal from the output logic circuit section to the outside. This B i-
According to the CM O8 circuit configuration, the conventional B i p O]
-a r Compared to the output logic circuit section composed only of transistors, there is no difference in terms of high drive output, but C
Since it is combined with MOS, power consumption is low. Also, 0M
Compared to the O3 circuit configuration, in order to obtain high drive output, in the case of the CMO8 circuit configuration, the final stage output MO3
Although the transistor becomes large, B j, p o
In the case of a 1 a r transistor, it is relatively small. Furthermore, since the amplitude waveform of the output signal is also smaller than that of the 0M05 circuit, electromagnetic radiation noise is small.
［発明の効果］
本発明は以上説明したような構成をとることｋより、従
来のゲートアレイ半導体集積回路装置では得られなかっ
た、高速、高駆動出力、高集積、低消費電力の半導体集
積回路装置が実現できるものである。[Effects of the Invention] Since the present invention has the configuration described above, it provides a semiconductor integrated circuit with high speed, high drive output, high integration, and low power consumption, which cannot be obtained with conventional gate array semiconductor integrated circuit devices. This is what the device can achieve.
第１図は本発明における半導体集積回路装置（ゲートア
レイ半導体集積回路装置）の構成図である。
（１）・・・・・・・・・入力信号端子（２）・・・・
・・・・・Ｂ ｉ、 −ＣＭ ＯＳ回路より構成された
入力論理回路部
（３）・・・・・・・・・入力論理回路部と内部論理回
路部を接続する信号線
（４）・・・・・・・・・０Ｍ０８回路から構成される
内部論理回路部
（５）・・・・・・・・・内部論理回路部と出力論理回
路部を接続する信号線
（６）・・・・・・・・・Ｂ１−ＣＭＯＳ回路から構成
される出力論理回路部
（７）・・・・・・・・・出力信号端子第２図は、本発
明の半導体集積回路装置（ゲートアレイ半導体集積回路
装置）の構成要素であるところのＪ３ｉ−０Ｍ０８回路
より構成された入力論理回路部の回路図。
ぐツ１）・・・・・・外部入力信号端子（２２）・・・
・・入力論理回路部から出力される信号ライン
（２５）・・・・・Ｖ ｄ、 （ｌ電源（２４）・・・
・・・ＧＮＤ電源
第６図は、本発明の半導体集積回路装置（ゲートアレイ
半導体集積回路装置）の構成要素であるところのＣＭＯ
Ｓ回路より構成された内部論理回路部の回路図。
（３１）・・・・・・入力論理回路部から内部論理回路
部へ入る信号ライン
（６２）・・・・・・内部論理回路部から出力論理回路
部へ出力する信号ライン
（５５）・・・・・・Ｖ ｄ、 ｄ電源（３４）・・・
−・・ＧＮＤ電源
第４図は、本発明の半導体集積回路装置（ゲートアレイ
半導体集積回路装置）の構成要素であるところのＢ ｉ
−ＣＭ ＯＳ回路より構成された出力論理回路部の回路
図。
（４１）・・・・・・内部論理回路から出力論理回路へ
入る信号ライン
（４２）・・・・・・外部出力信号端子（４６）・・・
・・・Ｖｔ１ｄ電源
（４４）・・・・・・Ｖｓ日電電
源５図は、従来のＣＭＯＳ回路のみから構成された半導
体集積回路装置（ゲートアレイ半導体集積回路装置）の
構成図である。
（５１）、・・・・・入力信号端子
（５２）・・・・・０Ｍ０８回路より構成された入力論
理回路部
（５５）・・・・・・入力論理回路部と内部論理回路部
を接続する信号線
（５４）・・・・・・ＣＭＯＳ回路から構成される内部
論理回路部
（５５）・・・・・・内部論理回路部と出力論理回路部
を接続する信号線
（５６）・・・・・ＣＭＯＳ回路から構成される出力論
理回路部
（５７）・・・・・出力信号端子
第６図は、従来のＢ ｉ −ＣＭ ＯＳ回路のみから構
成された半導体集積回路装置（ゲートアレイ半導体集積
回路装置）の構成図である。
（６１）・・・・・・入力信号端子
（６２）・・・・・Ｂ ｉ −ＣＭ ＯＳ回路より構成
された入力論理回路部
（６３）・・・・・入力論理回路部と内部論理回路部を
接続する信号線
（６４）・・・・・Ｂ ｉ −ＣＭ ＯＳ回路から構成
される内部論理回路部
（６５）・・・・・内部論理回路部と出力論理回路部を
接続する信号線
（６６）・・・・・Ｂｉ−０Ｍ０８回路から構成される
出力論理回路部
（６７）・・・・・・出力信号端子
第７図（工、従来のＣＭＯＳ回路とＢｉ−０Ｍ０８回路
から構成された半導体集積回路装置（ゲートアレイ半導
体集積回路装置）の構成図である。
（７１）・・・・・入力信号端子
）・・・・・・Ｂｉｐｏｌａｒトランジスタ回路より構
成された入力論理回路部
）・・・・・・入力論理回路部と内部論理回路部を接続
する信号線
）・・・・・・０Ｍ０８回路から構成される内部論理回
路部
）・・・・・・内部論理回路部と出力論理回路部を接続
する信号軸
）ｅ・◆・・―Ｂｉｐｏｌａｒ トランジスタ回路から
構成される出力論理回路部
）・・・・・出力信号端子
以上FIG. 1 is a configuration diagram of a semiconductor integrated circuit device (gate array semiconductor integrated circuit device) according to the present invention. (1)...Input signal terminal (2)...
...Input logic circuit section (3) composed of B i, -CM OS circuit ...... Signal line (4) connecting the input logic circuit section and internal logic circuit section. ......Internal logic circuit section (5) consisting of 0M08 circuits...Signal line (6) connecting the internal logic circuit section and output logic circuit section... . . . Output logic circuit section (7) consisting of a B1-CMOS circuit . . . Output signal terminals in FIG. FIG. 2 is a circuit diagram of an input logic circuit section composed of a J3i-0M08 circuit, which is a component of the circuit device. Shoes 1)... External input signal terminal (22)...
...Signal line (25) output from the input logic circuit section...V d, (l power supply (24)...
...GND power supply Figure 6 shows the CMO which is a component of the semiconductor integrated circuit device (gate array semiconductor integrated circuit device) of the present invention.
FIG. 3 is a circuit diagram of an internal logic circuit section composed of an S circuit. (31)...Signal line entering from the input logic circuit section to the internal logic circuit section (62)...Signal line outputting from the internal logic circuit section to the output logic circuit section (55)... ...V d, d power supply (34)...
--GND power supply Figure 4 shows the B i which is a component of the semiconductor integrated circuit device (gate array semiconductor integrated circuit device) of the present invention.
- A circuit diagram of an output logic circuit section composed of a CM OS circuit. (41)...Signal line entering from the internal logic circuit to the output logic circuit (42)...External output signal terminal (46)...
. . . Vt1d power supply (44) . . . Vs Nichiden power supply 5 FIG. 5 is a configuration diagram of a semiconductor integrated circuit device (gate array semiconductor integrated circuit device) composed only of conventional CMOS circuits. (51),...Input signal terminal (52)...Input logic circuit section composed of 0M08 circuit (55)...Connects input logic circuit section and internal logic circuit section Signal line (54) to connect the internal logic circuit section (55) consisting of a CMOS circuit...Signal line (56) connecting the internal logic circuit section and the output logic circuit section... . . . Output logic circuit section (57) composed of CMOS circuits . . . Output signal terminals Fig. 6 shows a conventional semiconductor integrated circuit device (gate array semiconductor FIG. 2 is a configuration diagram of an integrated circuit device (integrated circuit device). (61) Input signal terminal (62) Input logic circuit section composed of B i -CM OS circuit (63) Input logic circuit section and internal logic circuit Signal line connecting the internal logic circuit section (64)...Internal logic circuit section (65) consisting of the B i -CM OS circuit...Signal line connecting the internal logic circuit section and the output logic circuit section (66)...Output logic circuit section consisting of a Bi-0M08 circuit (67)...Output signal terminal Fig. 7 (Eng., consisting of a conventional CMOS circuit and a Bi-0M08 circuit) (71)...Input signal terminal)...Input logic circuit section composed of Bipolar transistor circuit) ...Signal line connecting input logic circuit section and internal logic circuit section) ...Internal logic circuit section consisting of 0M08 circuit) ...Internal logic circuit section and output logic Signal axis that connects the circuit section) e, ◆... - Output logic circuit section consisting of Bipolar transistor circuit) ... Output signal terminal or higher
Claims (1)
、組合わされたＢｉ−ＣＭＯＳ回路と、ＭＯＳトランジ
スタが組み合わされてなるＣＭＯＳ回路から構成される
マスタースライス方式の半導体集積回路装置において、
入力論理回路部、出力論理回路部は、Ｂｉ−ＣＭＯＳ回
路から構成され、内部論理回路部は、ＣＭＯＳ回路から
構成されることを特徴とする半導体集積回路装置。In a master slice type semiconductor integrated circuit device consisting of a Bi-CMOS circuit in which a Bipolar transistor and a MOS transistor are combined, and a CMOS circuit in which a MOS transistor is combined,
1. A semiconductor integrated circuit device, wherein the input logic circuit section and the output logic circuit section are composed of Bi-CMOS circuits, and the internal logic circuit section is composed of a CMOS circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319254A JPH03179915A (en) | 1989-12-08 | 1989-12-08 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1319254A JPH03179915A (en) | 1989-12-08 | 1989-12-08 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03179915A true JPH03179915A (en) | 1991-08-05 |
Family
ID=18108144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1319254A Pending JPH03179915A (en) | 1989-12-08 | 1989-12-08 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03179915A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101596013B1 (en) * | 2014-12-19 | 2016-03-07 | 로고스(주) | Concrete repair precess using mtltiple vibrator |
-
1989
- 1989-12-08 JP JP1319254A patent/JPH03179915A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101596013B1 (en) * | 2014-12-19 | 2016-03-07 | 로고스(주) | Concrete repair precess using mtltiple vibrator |
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