JPH03173150A - 化合物半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半絶縁性化合物半導体基板上に、複数の素子
を形成した化合物半導体装置に係わり、特に素子間の分
離技術の改良をはかった化合物半導体装置に関する。

（従来の技術） 化合物半導体を用いた集積回路は、Ｓｉを用いた集積回
路よりも高速且つ低消費電力で動作することが可能なた
め、高速通信用ＩＣ，スーパーコンビュータ用ＩＣとし
て注目されている。半絶縁性ＧａＡｓ基板上に選択イオ
ン注入で導電層を形成したＭＥＳＦＥＴを要素とする集
＃ａ回路は、現在最も単純で制御性の良いプロセスで作
製することができるため、化合物半導体装置の中では特
に多く利用されている。

第６図は、従来の化合物半導体装置の素子構造を示す断
面図である。半絶縁性ＧａＡｓ基板１１の表面近くに、
Ｓｉイオンをドープしたｎ型動作層１２が形成されてい
る。この動作層１２の両側には、ソース・ドレイン領域
となる高濃度ｎ型層１３が形成されている。そして、動
作層１２の上にはこの層とショットキー接合をなすゲー
ト電極１４が形成され、また高濃度層１３の上にはオー
ミック電極１５が形成されている。なお、図では２つの
ＭＥＳ構造のＦＥＴを示している。

この装置では、２つの素子間の分離は、イオン注入され
ない基板部分の半絶縁性に依存している。

しかし、実際にはＦＥＴの間は完全に絶縁されているわ
けではなく、ＦＥＴ間に流れる電流が集積回路の動作に
悪影響を及ぼ３″ζい程度に素子間隔を大きくすること
で素子分離が行われている。その結果、集積回路を高密
度化するために素子の縮小を行つても素子間隔を縮小す
ることができないため、高密度化が十分進められないと
いう問題があった。

（発明が解決しようとする課題） このように従来、半絶縁性の基板領域を素子分離領域と
して利用するため、集積回路の高密度化を進めるために
素子を縮小しても素子分離領域を小さくすることができ
ず、これが十分な高密度化を妨げる要因となっていた。

またこの問題は、素子としてＭＥＳＦＥＴを形成した場
合に限らず、不純物ドープによる動作層及び高濃度不純
物層を持つ複数の素子を形成した場合について同様に言
えることである。

本発明は、上記事情を考慮してなされたもので、その目
的とするところは、素子の縮小に伴い素子分離領域を縮
小しても十分な素子分離を行うことができ、集積密度の
向上をはかり得る化合物半導体装置を提供することにあ
る。

［発明の構成］ （課題を解決するための手段） 本発明の骨子は、隣接する素子間に不純物ドープによる
素子分離層を形成し、この素子分離層の素子間隔方向長
さを最適化することにある。

即ち本発明は、半絶縁性化合物半導体基板上に、不純物
ドープによる動作層及び高濃度不純物層等を持つ複数の
素子を形成した化合物半導体装置において、第１導電型
の高濃度不純物層を持つ隣接する素子間に第２導電型の
素子分離層を形成し、この素子分離層の素子間隔方向の
長さしを、次式で示されるＬ■ｉｎよりも長く、且つＬ
　ｗａｘよりも短くしたことを特徴とする。

ここで、εは誘電率、ｑは単位電荷、Ｎは素子分離層の
不純物濃度、■は電源電圧、Ｖｂｌは素子の高濃度不純
物層と素子分離層との間のビルトイン電圧を示している
。また、 但し、２≦ａ≦４ であり、Ｎ　ｅｒｒは伝導帯又は価電子帯の有効状態密
度、Ｎｅｈは素子の動作層の不純物濃度、ｋはボルツマ
ン定数、Ｔは温度を示している。なお、素子がＦＥＴの
場合、Ｎｅｒｌ’はｎ型ならば伝導帯の有効状態密度、
ｐ型ならば価電子帯の有効状態密度である。

（作用） 本発明によれば、ＦＥＴ等の素子間に素子のキャリアに
対して高いポテンシャル障壁を形成することができるた
め、素子間隔を小さくしても素子間に流れる電流を抑制
することができ、しかも必要十分な素子間隔を設定でき
るため、高密度の集積化が可能である。また、素子を縮
小する場合には、同時に素子間に形成する第２導電型の
層の不純物濃度を高くすることによって、素子間隔も同
−の割合で縮小していくことが可能であり、集積回路の
統一的な縮小化に極めて有効である。

ナオ、Ｌｍｌｎは素子間のリーク電流が１μＡになる距
離で、Ｌ　ｓａｘは素子分離層に中性領域が形成される
最小の長さである。従って、素子分離層の長さしを、Ｌ
ａ１ｎ　＜　Ｌ　＜　ＬＬｌａｘと設定することにより
、素子間のリーク電流を１μ八以下に抑えることができ
、しかも素子分離層に中性領域が形成されるのを防止す
ることが可能となる。

（実施例） 以下、本発明の実施例を図面を参照して説明する。

第１図は本発明の第１の実施例に係わる化合物半導体装
置の素子構造を示す断面図である。図中１１は半絶縁性
ＧａＡｓ基板（化合物半導体基板）であり、この基板１
１の表面部に選択イオン注入により形成したｎ型動作層
１２とｎ＋型ソース・ドレイン領域（高濃度不純物層）
１３を持つ複数のＦＥＴが形成されている。そして、こ
れらのＦＥＴの間に、選択イオン注入によりｐ型素子分
離層１６が形成されている。

なお、ＦＥＴは従来のＦＥＴプロセス技術によって形成
し、ｐ型素子分離層１６はその不純物濃度がＩ　Ｘ　１
０”ｃｍ−’となるように、Ｍｇを２００ｋｅＶ。

Ｉ　Ｘ　１０”ｃｓ−２の条件でイオン注入して形成し
た。

また、図中１４はｎ型動作層１２の上に形成され波層１
２とショットキー接合をなす材料、例えば窒化タングス
テンからなるゲート電極、１５はｎ′型ソース・ドレイ
ン領域１３の上に形成され該領域１３とオーミック接合
をなす、例えばＡｕ／ＡｕＧｅ合金の２層構造のオーミ
ック電極を示している。

この装置は、ＤＣＦＬ回路（Ｄｉｒｅｃｔ　Ｃｏｕｐｌ
ｅｄＦｉｅｌｄ　ｅｆ’ｆｅｃｔ　ｔｒａｎｓｉｓｔｏ
ｒ　Ｌｏｇｉｃ）を基本回路とし、電源電圧は２■であ
る。また、室温で動作させるデバイスである。このとき
、後述する式からＬ　ｓｉｎは０．５５μｍ　、　Ｌ　
＋ｇａｘは１．３μｍとなるため、ｐ型素子分離層１６
の長さしはＬＩｌｉｎよりも長く、且つＬ　ｗａｘより
も短い値として０．７μｍに設定する。

ここで、本実施例において設定したＬ　ｗｉｎとＬ　Ｉ
ＩａＸについて説明する。

集積回路の安定動作のためには、ＦＥＴ間に流れる電流
はＦＥＴのサブスレッショルド電流の１／ｌＯ程度まで
小さくすることが必要である。通常、ＭＥＳＦＥＴのサ
ブスレッショルド電流は幅ｌＯμｍ当りｌＯμ八程へで
あるから、ＦＥＴ間に流れる電流が１μＡであれば集積
回路の動作上問題はない。ＦＥＴ間に流れる電流は、Ｆ
ＥＴ間隔を大きくするほど小さくなる。そこで、ＦＥＴ
間隔の最小値Ｌｍｌｎを、ＦＥＴ間に流れる電流が１ｊ
Ａになる距離とすれば、ＦＥＴの間隔りはＬ　ｗｉｎよ
りも大きいことが必要となる。

一方、Ｌを大きくすると電流値は減少するが、ｎ＋層と
ｐ層との間に形成される空乏層幅よりもｐ層の幅が大き
くなると、ｐ層中にホールが存在する中性領域が形成さ
れる。中性領域が形成されると、この領域での電子濃度
は極めて低くなるため、これ以上りを大きくしても素子
間の電流の変化は極く僅かとなる。そこで、ｐ層に中性
領域が形成される最小の長さをＬ　ＩａＸとすれば、Ｌ
をＬ　ｓａｗより大きくしても電流は殆ど変化せず、デ
バイス面積の増大というデメリットのみが生じる。

以上から、集積回路を安定に動作させ、しがち高密度の
集積回路を実現するには、素子間隔りをＬ　ｓｉｎより
も大きく且つＬ　ｗａｘよりも小さくすればよいことが
判る。

次に、Ｌ　ｓｌｎの設定について第２図を参照してさら
に説明する。第２図は２つのＦＥＴの間に電圧Ｖを生じ
させたときの、ｐ層のポテンシャル分布を示す図である
。長さＬのｐ層の内部では、ポテンシャルの最大値ｖ０
となる点が電圧の低い方のｎ＋層の端からし。の点に存
在する。さらに、Ｖｏ、Ｌｏの値はｐ層の不純物濃度Ｎ
、雷電圧及び温度Ｔ等により変化する。ＦＥＴ間に流れ
る電流は、このポテンシャルの最大値ｖ０での電子濃度
に依存する。

先に述べたようにＬＬＩｉｎはＦＥＴのサブスレッシシ
ルト電流の１／ｌＯの電流が流れる素子間隔として定義
された。サブスレッショルド電流は通常、ＦＥＴの最大
電流に対し２桁（場合によっては１桁から３桁）小さい
から、素子分離領域に流れる電流は、この値のさらに１
／ｌＯとして、ＦＥＴのチャネルを流れる電流よりも３
桁（２桁から４桁）小さいことが必要である。ＦＥＴ間
に流れる電流Ｉは、 １−ｑｎｖ　　　　　　　　　　　　　・・・■として
表わされ、電子濃度ｎと電子速度Ｖに比例する。しかし
、本実施例のように素子間隔及びＦＥＴのゲート長が十
分に小さい場合には電子速度は飽和速度ｖ　ｓｕｔとな
るため、電子濃度のみに依存することになる。従って、
素子間に流れる電流がＦＥＴに流れる電流よりも３桁小
さくなるためには素子分離領域でＶ。での電子濃度がＦ
ＥＴの動作層中の電子濃度より３桁小さいことが必要で
ある。このときのｖｏの高さは、 ｋＴ　　　　　Ｎｅｒｆ Ｖ　ｏ　−−１ｎ　（ＮｃｈＸ　ｔｏ−”　　　　−°
°■と表わすことができる。ここで、Ｎｅｆｆは伝導帯
の有効状態密度、Ｎｅｈは動作層中の電子密度である。

ポテンシャル障壁が■。となるのに必要な長さＬａｔｉ
ｎは、ポアソン方程式 ％式％ を適切な境界条件で解くことにより得られる。ここで、
境界条件を ａφ ｘｗＬ、のとき□−０．ψ−Ｖ。

Ｘ Ｘ＝Ｏのとき　　　ψ−Ｏ ｘ　−Ｌ　ｍ１ｎのとき　φ−■ ・・・■ としてＬｓｌｎを求めると、 ２ε　１／２ Ｌｍｉｒ＋−（）　　　　ｌ（Ｖ＋Ｖｏ）　　　　＋Ｖ
ｏ　　　ｌ・・■Ｎ である。

一方、Ｌ■ａＸはＦＥＴ間に電圧Ｖが与えられたときに
、２つのｎ＋層とｐ層の間に形成される空乏層幅の和と
して定義できる。電位Ｏｖが与えられているｎ＋層から
ｐ層に広がる空乏層の幅Ｗ０は、 ２　ε ｗｏ　　”　　（−−）”２　　Ｖｂｉ’′”　　　　
　　　　　、、、＠Ｎ 但し、Ｖｂｌ：ビルトイン電圧 であり、電位Ｖ　（ｖ）が与えられているｎ＋層か９９
層に広がる空乏層幅Ｗｖは、 ２ε Ｗｖ　＝　（）　””　　（Ｖ＋Ｖｂｌ）　”’　　−
■Ｎ である。Ｌ　１ｌａＸはＷ。とＷｖの和であるから、・
・・■ となる。

従って、ｐ層の幅りは、０式と０式で示されるＬ　ｍｌ
ｎとＬ　ｗａｘとの間の値を取ればよいことが判る。

次に、本実施例における集積密度について、従来例と比
較しながら説明する。１０層ｍ　Ｘ　１０μｍのＦＥＴ
の場合、本実施例のＦＥＴ１個当りに必要な素子分離領
域まで含めた面積は、第３図に示されるように、 １０．７ｕ　ｍ　Ｘ　１０．７μｍ　−１１４ｐ　ｍ　
’となる。一方、従来例では素子分離幅は２．５μｍで
あり、このときＦＥＴ１個当りに必要な面積は、１２．
５ｕ　ｍ　ｘ　１２．５ｕ　ｍ　−１５８μｍ　２であ
る。一定の面積に集積化できるＦＥＴの数は面積に逆比
例するので、本実施例と従来例の面積の逆数を比較する
と、本実施例８．７Ｘ　１０−ｓμｍ−２に対し、従来
例６．４Ｘ　１０−’μｍ−２である。即ち、本実施例
は従来例に比べて約３５％高密度な集積化が可能となる
。

次に、本実施例におけるｐ型素子分離層１６の不純物濃
度について説明する。通常、半絶縁性ＧａＡｓ基板中に
は残留不純物による浅いドナーと浅いアクセプタが含ま
れている。アクセプタの一部はドナーにより補償される
が、補償されずに残るアクセプタ濃度は約１０”ｃｍ−
’である。従って、本発明の効果を十分に得るには素子
分離のためのｐ層の濃度を１０”ｃｍ−’以上とするこ
とが必要である。また、ｐ層の濃度がｎ＋層に比べて１
桁以上大きくなると、ｎ＋層内に形成される空乏層幅が
大きくなり、ＦＥＴの動作に悪影響が生じる。

ｎ＋層の不純物濃度は１０”ｃｍ−’程度であるから、
ｐ層の濃度は１０”ｃｌｌ−’未満であることが必要で
ある。以上から、本発明の効果を最も良く得るためのｐ
層の濃度は、１０”ｃｍ−’以上で且つ１Ｏ１９ｃ１１
−３未満であることが判る。

第４図は本発明の第２の実施例を示す素子構造断面図で
ある。なお、第１図と同一部分には同一符号を付して、
その詳しい説明は省略する。

この実施例が先に説明した第１の実施例と異なる点は、
ｎ＋型ソース・ドレイン領域１３よりも深い領域におい
て、ｐ型素子分離層１６の長さをｎ＋層１３の間隔より
も長くしたことにある。この場合、９層１６の底部の長
さではなく、ｎ＋層１３に挟まれる９層１６の長さをＬ
とすれば、先の実施例と同様の効果が得られる。

第５図は本発明の第３の実施例を示す素子構造断面図で
ある。なお、第１図と同一部分には同一符号を付して、
その詳しい説明は省略する。

この実施例が先の第１の実施例と異なる点は、では、隣
接するＦＥＴ間の全長にｐ型素子分離層１６を形成する
のではなく、ＦＥＴ間の一部に９層１６を形成したこと
にある。この場合、ｎ＋層１３と９層１６の間には、不
純物ドープがなされない領域が存在するが、ｎ＋層１３
間の長さではなくｐ型層１６の長さをＬとすることで、
先の実施例と同様の効果が得られる。

なお、本発明は上述した各実施例に限定されるものでは
ない。実施例ではｎ型層のチャネルを持つＦＥＴの素子
分離としてｐ型層を導入する例について述べたが、ｐ型
層のチャネルを持つＦＥＴの素子分離としてｎ型層を用
いても同様の効果が得られる。但し、この場合は前記■
式において、Ｎ　ｅｒｒを価電子帯の有効状態密度とす
る。また、本発明は素子としてＦＥＴを形成した場合に
限らず、不純物ドープによる不純物層（例えば、動作層
及び高濃度不純物層）を持つ複数の素子を形成した場合
について適用することが可能である。さらに、基板はＧ
ａＡｓに限るものではなく、半絶縁性の化合物半導体で
あればよく、例えばＩｎＰを用いることも可能である。

その他、本発明の要旨を逸脱しない範囲で、種々変形し
て実施することができる。

［発明の効果］ 以上詳述したように本発明によれば、半絶縁性化合物半
導体基板上に形成された隣接する素子間に不純物ドープ
による素子分離層（素子を形成する不純物層とは逆導電
型）を形成し、この素子分離層の素子間隔方向長さを最
適化しているので、素子の縮小に伴い素子分離領域を縮
小しても十分な素子分離を行うことができ、これにより
高密度の集積回路を実現することが可能となる。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係わる化合物半導体装
置の素子構造を示す断面図、第２図及び第３図は同実施
例の作用を説明するための模式図、第４図は第２の実施
例を示す素子構造断面図、第５図は第３の実施例を示す
素子構造断面図、第６図は従来例を示す素子構造断面図
である。 １１・・・半絶縁性ＧａＡｓ基板、 １２・・・ｎ型動作層（チャネル領域）、１３・・・ｎ
１型ソース・ドレイン領域（高濃度不純物層）、 １４・・・ゲート電極、 １５・・・オーミック電極、 １６・・・ｐ型素子分離層、 ２１・・・ＦＥＴ領域、 ２２・・・素子分離領域。

Claims (1)

【特許請求の範囲】
1. （１）半絶縁性化合物半導体基板の表面に、不純物ドー
   プによる不純物層を持つ複数の素子を形成した化合物半
   導体装置において、 同一導電型の不純物層を持つ隣接する素子間に該素子の
   不純物層とは異なる導電型の素子分離層を形成し、この
   素子分離層の素子間隔方向の長さを、 Ｌｍｉｎ＝（２ε／ｑＮ）＾１＾／＾２（（Ｖ＋Ｖｏ）
   ＾１＾／＾２＋Ｖｏ＾１＾／＾２）ここで、Ｖｏ＝ｋＴ
   ／ｑｌｎ（Ｎｅｆｆ／Ｎｃｈ×１０＾−＾ａ）２≦ａ≦
   ４ で定められるＬｍｉｎよりも長く、且つ Ｌｍａｘ＝（２ε／ｑＮ）＾１＾／＾２（Ｖｂｉ＾１＾
   ／＾２＋（Ｖ＋Ｖｂｉ）＾１＾／＾２）で定められるＬ
   ｍａｘよりも短く形成してなることを特徴とする化合物
   半導体装置。 但し、ε：誘電率、ｑ：単位電荷、Ｎ：素子分離層の不
   純物濃度、Ｖ：電源電圧、ｋ：ボルツマン定数、Ｔ：温
   度、Ｎｅｆｆ：伝導帯又は価電子帯の有効状態密度、Ｎ
   ｃｈ：素子の動作層の不純物濃度、Ｖｂｉ：素子の高濃
   度不純物層と素子分離層との間のビルトイン電圧、を示
   している。 ２）前記素子分離層の不純物濃度を、１０＾１＾５ｃｍ
   ＾−＾３以上で、且つ１０＾１＾９ｃｍ＾−＾３未満に
   設定したことを特徴とする請求項１記載の化合物半導体
   装置。