JPH03169118A - パワー出力回路 - Google Patents
パワー出力回路Info
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- JPH03169118A JPH03169118A JP1307726A JP30772689A JPH03169118A JP H03169118 A JPH03169118 A JP H03169118A JP 1307726 A JP1307726 A JP 1307726A JP 30772689 A JP30772689 A JP 30772689A JP H03169118 A JPH03169118 A JP H03169118A
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- 239000003990 capacitor Substances 0.000 claims abstract description 40
- 239000004065 semiconductor Substances 0.000 claims description 5
- 230000000737 periodic effect Effects 0.000 claims 1
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000009499 grossing Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、パワー出力回路に関し、例えば昇圧された
駆動電圧によりスイッチ制御される複数のパワー出力素
子を備えたものに利用して有効な技術に関するものであ
る． 〔従来の技術〕 昇圧回路により形或された昇圧電圧により、複数からな
るパワー出力素子を駆動する回路として、米国モトロー
ラ社から販売されているパワーＩＣ’ＭＰＣＩ ７ １
０Ｊがある． このパワーＩＣは、チャージポンプ回路により形成され
た昇圧電圧により、レベルシフタを動作させ、そのレベ
ルシックの出力信号によりブリッジ構或のパワー出力Ｍ
ＯＳＦＥＴをスイッチ制御して、モータ等の負荷を駆動
するものである．〔発明が解決しようとする課題〕 上記のパワーＩＣは、１つの昇圧回路により、ブリンジ
構或の４つのパワー出力ＭＯＳＦＥＴをスインチ制御す
るためのレベルシフタの動作電圧を形成している．レベ
ルシフタは、その出力信号に応じて比較的大きな動作電
流を流す。このような動作電流により昇圧電圧が変動し
て、他のレベルシフタの出力信号のレベルが変動してし
まうのを防ぐために、言い換えるならば、昇圧回路の電
流供給能力を大きくするために、上記のパワーＩＣでは
チャージポンプ回路を構或するキャパシタの容量値を大
きくし、それを外部部品で構成している．このため、外
部部品の数が多くなるとともに、電源投入時における昇
圧電圧の立ち上がりが遅くなるという問題が生じる． この発明の目的は、昇圧回路の実質的な簡素化りつつ、
電源投入時の立ち上がりの高速化を図ったパワー出力回
路を提供することにある．この発明の前記ならびにその
ほかの目的と新規な特徴は、本明細書の記述および添付
図面から明らかになるであろう． 〔課題を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
駆動電圧によりスイッチ制御される複数のパワー出力素
子を備えたものに利用して有効な技術に関するものであ
る． 〔従来の技術〕 昇圧回路により形或された昇圧電圧により、複数からな
るパワー出力素子を駆動する回路として、米国モトロー
ラ社から販売されているパワーＩＣ’ＭＰＣＩ ７ １
０Ｊがある． このパワーＩＣは、チャージポンプ回路により形成され
た昇圧電圧により、レベルシフタを動作させ、そのレベ
ルシックの出力信号によりブリッジ構或のパワー出力Ｍ
ＯＳＦＥＴをスイッチ制御して、モータ等の負荷を駆動
するものである．〔発明が解決しようとする課題〕 上記のパワーＩＣは、１つの昇圧回路により、ブリンジ
構或の４つのパワー出力ＭＯＳＦＥＴをスインチ制御す
るためのレベルシフタの動作電圧を形成している．レベ
ルシフタは、その出力信号に応じて比較的大きな動作電
流を流す。このような動作電流により昇圧電圧が変動し
て、他のレベルシフタの出力信号のレベルが変動してし
まうのを防ぐために、言い換えるならば、昇圧回路の電
流供給能力を大きくするために、上記のパワーＩＣでは
チャージポンプ回路を構或するキャパシタの容量値を大
きくし、それを外部部品で構成している．このため、外
部部品の数が多くなるとともに、電源投入時における昇
圧電圧の立ち上がりが遅くなるという問題が生じる． この発明の目的は、昇圧回路の実質的な簡素化りつつ、
電源投入時の立ち上がりの高速化を図ったパワー出力回
路を提供することにある．この発明の前記ならびにその
ほかの目的と新規な特徴は、本明細書の記述および添付
図面から明らかになるであろう． 〔課題を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
すなわち、複数からなる電荷蓄積用キャパシタを設け、
これら複数のキャパシタを用いて構成される昇圧回路に
よりそれぞれ形成される昇圧電圧に対応して、パワー出
力素子を駆動する駆動回路を設ける。
これら複数のキャパシタを用いて構成される昇圧回路に
よりそれぞれ形成される昇圧電圧に対応して、パワー出
力素子を駆動する駆動回路を設ける。
上記した手段によれば、駆動回路の動作電流による昇圧
電圧の変動が他の回路に影響を及ぼさないから、個々の
昇圧電圧を形戒するキャパシタの容量値を必要最小に設
定できる。これにより、キャパシタの集積回路の内蔵化
が可能になるとともに、昇圧電圧の立ち上がりが速くな
る。
電圧の変動が他の回路に影響を及ぼさないから、個々の
昇圧電圧を形戒するキャパシタの容量値を必要最小に設
定できる。これにより、キャパシタの集積回路の内蔵化
が可能になるとともに、昇圧電圧の立ち上がりが速くな
る。
第１図には、この発明が適用されたパワー出力回路の一
実施例の回路図が示されている。同図の回路素子及び回
路ブロックは、公知の半導体集積回路の製造技術よって
、′１つの半導体基板上において形成される． 図示しない発振回路により形成された発振出力ＯＳＣは
、駆動用のインバータ回１１ｒｌＮＶに供給される。こ
のインバータ回路ＩＮＶの出力と電源電圧ＶＤＤとの間
には、キャパシタＣＩないしＣ３とダイオードＤ ｔ
７ｔいしＤ３がそれぞれ直列に設けられる．すなわち、
インバータ回路ＩＮＶの出力信号が回路の接地電位のよ
うなロウレベルのとき、キャパシタＣＩないしＣ３には
、それぞれダイオードＤＩないしＤ３を通して電源電圧
ＶＤＤからチャージアフブが行われる．そして、インバ
ータ回路ＩＮＶがハイレベルに変化すると、上記ダイオ
ードＤＩないしＤ３がオフ状態にされるから、上記ハイ
レベルにキャパシタＣＩないしＣ３により保持された保
持電圧が上載せされる．このようにして、上記キャパシ
タＣＩないしＣ３により形成された昇圧電圧は、ダイオ
ードＤ４ないしＤ６を介して出力される． ＰチャンネルＭＯＳＦＥＴＱＩとＮチャンネルＭＯＳＦ
ＥＴＱ２からなるＣＭＯＳインバータ回路はレベルシフ
タＬＣＶＩを構或し、その動作電圧として上記ダイオー
ドＤ４を通した昇圧電圧が供給される。上記レベルシフ
タＬＶＣＩは、Ｎチャンネル型のパワー出力ＭＯＳＦＥ
ＴＱ３のゲートに伝えられる。パワー出力ＭＯＳＦＥＴ
Ｑ３は、ソースが接地され、ドレインが出力端子ＯＵＴ
に接続される． 他の昇圧用キャパシタＣ２、Ｃ３とそれにより形或され
る昇圧電圧を出力させるダイオードＤ５とＤ６に対応し
て、ＭＯＳＦＥＴＱ４とＱ５からなるレベルシフタＬＶ
Ｃ２と、それにより駆動されるパワー出力ＭＯＳＦＥＴ
Ｑ６及びＭＯＳＦＥＴＱ７とＱ８からなるレベルシフタ
ＬＶＣ３と、それにより駆動されるパワー出力ＭＯＳＦ
ＥＴＱ９がそれぞれ設けられる． 上記レベルシフタＬＶＣ１は、特に制限されないが、Ｐ
チ中ンネノレＭＯＳＦＥＴＱＩに比べてＮチャンネルＭ
ＯＳＦＥＴＱ２のコンダクタンスが大きく設定されるこ
とにより、特に制限されないが、入力端子ＩＮＩに供給
される５ｖ系の制御信号を、上記昇圧された電圧に従っ
た高いレベルにレベルシフトする。例えば、入力端子Ｉ
ＮＩの信号が回路の接地電位のようなロウレベルのとき
、ＮチャンネルＭＯＳＦＥＴＱ２がオフ状態に、Ｐチャ
ンネルＭＯＳＦＥＴＱＩがオン状態にされる。
実施例の回路図が示されている。同図の回路素子及び回
路ブロックは、公知の半導体集積回路の製造技術よって
、′１つの半導体基板上において形成される． 図示しない発振回路により形成された発振出力ＯＳＣは
、駆動用のインバータ回１１ｒｌＮＶに供給される。こ
のインバータ回路ＩＮＶの出力と電源電圧ＶＤＤとの間
には、キャパシタＣＩないしＣ３とダイオードＤ ｔ
７ｔいしＤ３がそれぞれ直列に設けられる．すなわち、
インバータ回路ＩＮＶの出力信号が回路の接地電位のよ
うなロウレベルのとき、キャパシタＣＩないしＣ３には
、それぞれダイオードＤＩないしＤ３を通して電源電圧
ＶＤＤからチャージアフブが行われる．そして、インバ
ータ回路ＩＮＶがハイレベルに変化すると、上記ダイオ
ードＤＩないしＤ３がオフ状態にされるから、上記ハイ
レベルにキャパシタＣＩないしＣ３により保持された保
持電圧が上載せされる．このようにして、上記キャパシ
タＣＩないしＣ３により形成された昇圧電圧は、ダイオ
ードＤ４ないしＤ６を介して出力される． ＰチャンネルＭＯＳＦＥＴＱＩとＮチャンネルＭＯＳＦ
ＥＴＱ２からなるＣＭＯＳインバータ回路はレベルシフ
タＬＣＶＩを構或し、その動作電圧として上記ダイオー
ドＤ４を通した昇圧電圧が供給される。上記レベルシフ
タＬＶＣＩは、Ｎチャンネル型のパワー出力ＭＯＳＦＥ
ＴＱ３のゲートに伝えられる。パワー出力ＭＯＳＦＥＴ
Ｑ３は、ソースが接地され、ドレインが出力端子ＯＵＴ
に接続される． 他の昇圧用キャパシタＣ２、Ｃ３とそれにより形或され
る昇圧電圧を出力させるダイオードＤ５とＤ６に対応し
て、ＭＯＳＦＥＴＱ４とＱ５からなるレベルシフタＬＶ
Ｃ２と、それにより駆動されるパワー出力ＭＯＳＦＥＴ
Ｑ６及びＭＯＳＦＥＴＱ７とＱ８からなるレベルシフタ
ＬＶＣ３と、それにより駆動されるパワー出力ＭＯＳＦ
ＥＴＱ９がそれぞれ設けられる． 上記レベルシフタＬＶＣ１は、特に制限されないが、Ｐ
チ中ンネノレＭＯＳＦＥＴＱＩに比べてＮチャンネルＭ
ＯＳＦＥＴＱ２のコンダクタンスが大きく設定されるこ
とにより、特に制限されないが、入力端子ＩＮＩに供給
される５ｖ系の制御信号を、上記昇圧された電圧に従っ
た高いレベルにレベルシフトする。例えば、入力端子Ｉ
ＮＩの信号が回路の接地電位のようなロウレベルのとき
、ＮチャンネルＭＯＳＦＥＴＱ２がオフ状態に、Ｐチャ
ンネルＭＯＳＦＥＴＱＩがオン状態にされる。
これにより、レベルシフタＬＶＣＩの出力信号は、ダイ
オードＤ４を通した昇圧電圧がＰチャンネルＭＯＳＦＥ
ＴＱＩを通して、パワー出力ＭＯＳＦＥＴＱ３のゲート
に伝えられる。これにより、パワー出力ＭＯＳＦＥＴＱ
３のゲート容量には、昇圧電圧に基づいてチャージアッ
プがなされるから、パワー出力ＭＯＳＦＥＴＱＩのゲー
ト電圧が最終的には昇圧出力電圧に対応した高い電圧に
される．この実施例において、昇圧電圧が発振出力ＯＳ
Ｃに従って間欠的に、言い換えるならば、インバータ回
路ＩＮＶの出力がハイレベルのタイミングでのみ出力さ
れるが、上記のように負荷がパワー出力ＭＯＳＦＥＴＱ
３のように容量性の場合、それにチャージアソブがなさ
れるから問題ない．もしも、負荷やレベルシフタ等の駆
動回路が定常的に昇圧された電圧を必要とする場合には
、同図に点線で示したような平滑用のキャパシタＣ４を
設けるようにすればよい。このことは、他の回路におい
ても同様であり、点線で示された平滑用キャパシタＣ５
，Ｃ６を設けるようにすればよい。
オードＤ４を通した昇圧電圧がＰチャンネルＭＯＳＦＥ
ＴＱＩを通して、パワー出力ＭＯＳＦＥＴＱ３のゲート
に伝えられる。これにより、パワー出力ＭＯＳＦＥＴＱ
３のゲート容量には、昇圧電圧に基づいてチャージアッ
プがなされるから、パワー出力ＭＯＳＦＥＴＱＩのゲー
ト電圧が最終的には昇圧出力電圧に対応した高い電圧に
される．この実施例において、昇圧電圧が発振出力ＯＳ
Ｃに従って間欠的に、言い換えるならば、インバータ回
路ＩＮＶの出力がハイレベルのタイミングでのみ出力さ
れるが、上記のように負荷がパワー出力ＭＯＳＦＥＴＱ
３のように容量性の場合、それにチャージアソブがなさ
れるから問題ない．もしも、負荷やレベルシフタ等の駆
動回路が定常的に昇圧された電圧を必要とする場合には
、同図に点線で示したような平滑用のキャパシタＣ４を
設けるようにすればよい。このことは、他の回路におい
ても同様であり、点線で示された平滑用キャパシタＣ５
，Ｃ６を設けるようにすればよい。
また、入力端子ＩＮＩの信号が５■のような比較的低い
ハイレベルのとき、ＮチャンネルＭＯＳＦＥＴＱ２がオ
ン状態になる。このとき、ＰチャンネルＭＯ Ｓ Ｆ
ＥＴＱ １もオン状態になるが、その実質的な振り込み
電圧が小さくされることと、そのコンダクタンスがＮチ
ャンネルＭＯＳＦＥＴＱ２に比べて大きく設定されるこ
とに応じて、出力信号がパワー出力ＭＯＳＦＥＴＱ３の
しきい値電圧以下のロウレベルにされる。これにより、
パワー出力ＭＯＳＦＥＴＱ３がオフ状態に切り換えられ
る。このとき、レベルシフタＬＶＣ １にはＰチャンネ
ルＭＯＳＦＥＴＱＩとＮチャンネルＭＯＳＦＥＴＱ２を
通して直流電流が流れ、昇圧電圧を低くさせる． この実施例では、上記レベルシフタＬＶＣ １の動作電
圧を形或するのは、キャパシタＣＩであり、他の昇圧電
圧はキャパシタＣ２やＣ３で形成されており、これらは
ダイオードＤ４ないし６により電気的に分離されており
、上記レベルシックＬＶＣ１の動作による電圧低下の影
響を他の昇圧電圧が影響を受けない。言い換えるならば
、キャパシタＣＩないしＣ３は、上記それぞれに対応し
て設けられるパワー出力ＭＯＳＦＥＴＱ３、Ｑ６及びＱ
９をオン状態にさせるときに必要とされるゲート電圧の
立ち上がり応じた必要最小の電流供給能力を持つように
できる。
ハイレベルのとき、ＮチャンネルＭＯＳＦＥＴＱ２がオ
ン状態になる。このとき、ＰチャンネルＭＯ Ｓ Ｆ
ＥＴＱ １もオン状態になるが、その実質的な振り込み
電圧が小さくされることと、そのコンダクタンスがＮチ
ャンネルＭＯＳＦＥＴＱ２に比べて大きく設定されるこ
とに応じて、出力信号がパワー出力ＭＯＳＦＥＴＱ３の
しきい値電圧以下のロウレベルにされる。これにより、
パワー出力ＭＯＳＦＥＴＱ３がオフ状態に切り換えられ
る。このとき、レベルシフタＬＶＣ １にはＰチャンネ
ルＭＯＳＦＥＴＱＩとＮチャンネルＭＯＳＦＥＴＱ２を
通して直流電流が流れ、昇圧電圧を低くさせる． この実施例では、上記レベルシフタＬＶＣ １の動作電
圧を形或するのは、キャパシタＣＩであり、他の昇圧電
圧はキャパシタＣ２やＣ３で形成されており、これらは
ダイオードＤ４ないし６により電気的に分離されており
、上記レベルシックＬＶＣ１の動作による電圧低下の影
響を他の昇圧電圧が影響を受けない。言い換えるならば
、キャパシタＣＩないしＣ３は、上記それぞれに対応し
て設けられるパワー出力ＭＯＳＦＥＴＱ３、Ｑ６及びＱ
９をオン状態にさせるときに必要とされるゲート電圧の
立ち上がり応じた必要最小の電流供給能力を持つように
できる。
これにより、キャパシタＣＩないしＣ３は、半導体集積
回路装置に内蔵できる程度の比較的小さな容量値により
構戒でき、外部部品点数を削減できる．また、昇圧用キ
ャパシタの容量値が小さく構成される結果、電源投入直
後のとき昇圧電圧の立ち上がりが速くでき、電源投入直
後からパワー出力ＭＯ Ｓ Ｆ ＥＴを有効にスインチ
制御することかできる。
回路装置に内蔵できる程度の比較的小さな容量値により
構戒でき、外部部品点数を削減できる．また、昇圧用キ
ャパシタの容量値が小さく構成される結果、電源投入直
後のとき昇圧電圧の立ち上がりが速くでき、電源投入直
後からパワー出力ＭＯ Ｓ Ｆ ＥＴを有効にスインチ
制御することかできる。
上記の実施例から得られる作用効果は、下記の通りであ
る。すなわち、 （１）複数からなる電荷蓄積用キャパシタを設け、これ
ら複数のキャパシタを用いて構成される昇圧回路により
それぞれ形成される昇圧電圧に対応して、パワー出力素
子を駆動する駆動回路を設ける。この構或においては、
駆動回路の動作電流による昇圧電圧の変動が他の回路に
影響を及ぼさないから、個々の昇圧電圧を形或するキャ
パシタの容量値を必要最小に設定でき、キャパシタの集
積回路の内蔵化が可能になるとう効果が得られる。
る。すなわち、 （１）複数からなる電荷蓄積用キャパシタを設け、これ
ら複数のキャパシタを用いて構成される昇圧回路により
それぞれ形成される昇圧電圧に対応して、パワー出力素
子を駆動する駆動回路を設ける。この構或においては、
駆動回路の動作電流による昇圧電圧の変動が他の回路に
影響を及ぼさないから、個々の昇圧電圧を形或するキャ
パシタの容量値を必要最小に設定でき、キャパシタの集
積回路の内蔵化が可能になるとう効果が得られる。
（２）上記（１）により、外部部品点数を削減でき、半
導体集積回路装置あってはそれに伴い外部端子数を削減
できるという効果が得られる。
導体集積回路装置あってはそれに伴い外部端子数を削減
できるという効果が得られる。
（３）上記（１）により、昇圧回路に設けられるキャパ
シタの容量値が小さくできるから、ｔ源投入後の昇圧電
圧の立ち上がりが速くできるという効果が得られる． 以上本発明者によりなされた発明を実施例に基づき具体
的に説明したが、本発明は前記実施例に限定されるもの
ではなく、その要旨を逸脱しない範囲で種々変更可能で
あることはいうまでもない例えば、昇圧用のキャパシタ
の数は、パワー出力ＭＯ Ｓ Ｆ ＥＴの数に応じて設
けるようにすればよい。パワーＭＯＳＦＥＴは、そのド
レインが電源電圧に結合され、ソースが出力端子に接続
されるソースフォロワ構成としてもよい。このようなソ
ースフォロワ構或とした場合には、昇圧電圧を用いるこ
とによって、出力電圧を電源電圧レベルまで高くできる
。上記ソースフォロワ出力構或としたときの駆動回路は
、上記パワー出力ＭＯＳＦＥＴのゲートと接地電位点と
の間に駆動ＭＯＳＦＥＴを設ける等種々の実施例形態を
採ることができる。パワー出力ＭＯＳＦＥＴは、上記の
ような出力構或を採るもの他、前記のようにブリッジ接
続するものであってもよい。
シタの容量値が小さくできるから、ｔ源投入後の昇圧電
圧の立ち上がりが速くできるという効果が得られる． 以上本発明者によりなされた発明を実施例に基づき具体
的に説明したが、本発明は前記実施例に限定されるもの
ではなく、その要旨を逸脱しない範囲で種々変更可能で
あることはいうまでもない例えば、昇圧用のキャパシタ
の数は、パワー出力ＭＯ Ｓ Ｆ ＥＴの数に応じて設
けるようにすればよい。パワーＭＯＳＦＥＴは、そのド
レインが電源電圧に結合され、ソースが出力端子に接続
されるソースフォロワ構成としてもよい。このようなソ
ースフォロワ構或とした場合には、昇圧電圧を用いるこ
とによって、出力電圧を電源電圧レベルまで高くできる
。上記ソースフォロワ出力構或としたときの駆動回路は
、上記パワー出力ＭＯＳＦＥＴのゲートと接地電位点と
の間に駆動ＭＯＳＦＥＴを設ける等種々の実施例形態を
採ることができる。パワー出力ＭＯＳＦＥＴは、上記の
ような出力構或を採るもの他、前記のようにブリッジ接
続するものであってもよい。
また、パワー出力ＭＯＳＦＥＴの駆動回路としてレベル
シフタを用いる場合、その貫通電流を小さくするために
、例えばＰチャンネルＭＯＳＦＥＴをラッチ形態に接続
し、それに対応して設けられるＮチャンネルＭＯＳＦＥ
Ｔを相補的にスイフチ制御すればよい。パワー出力素子
は、ＭＯＳＦＥＴの他それと同様なスイッチ素子であれ
ばよい。
シフタを用いる場合、その貫通電流を小さくするために
、例えばＰチャンネルＭＯＳＦＥＴをラッチ形態に接続
し、それに対応して設けられるＮチャンネルＭＯＳＦＥ
Ｔを相補的にスイフチ制御すればよい。パワー出力素子
は、ＭＯＳＦＥＴの他それと同様なスイッチ素子であれ
ばよい。
この発明は、昇圧回路を用いた複数からなるパワー出力
素子を備えたパワー出力回路に広く利用できる。
素子を備えたパワー出力回路に広く利用できる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、複数からなる電荷蓄積用キャパシタを設け
、これら複数のキャパシタを用いて構戒される昇圧回路
によりそれぞれ形或される昇圧電圧に対応して、パワー
出力素子を駆動する駆動回路を設ける。この構或におい
ては、駆動回路の動作電流による昇圧電圧の変動が他の
回路に影響を及ぼさないから、個々の昇圧電圧を形或す
るキャパシタの容量値を必要最小に設定でき、キャパシ
タの集積回路の内蔵化が可能になるとともに電源投入直
後の昇圧電圧の立ち上がりを高速にできる．
て得られる効果を簡単に説明すれば、下記の通りである
。すなわち、複数からなる電荷蓄積用キャパシタを設け
、これら複数のキャパシタを用いて構戒される昇圧回路
によりそれぞれ形或される昇圧電圧に対応して、パワー
出力素子を駆動する駆動回路を設ける。この構或におい
ては、駆動回路の動作電流による昇圧電圧の変動が他の
回路に影響を及ぼさないから、個々の昇圧電圧を形或す
るキャパシタの容量値を必要最小に設定でき、キャパシ
タの集積回路の内蔵化が可能になるとともに電源投入直
後の昇圧電圧の立ち上がりを高速にできる．
第１図は、この発明が通用されたパワー出力回路の一実
施例を示す回路図である。 ＬｖＣ１〜ＬｖＣ３・・レベルシフタ、ＩＮＶ・・イン
バータ回路、Ｄ１〜Ｄ６・・ダイオード、０１〜Ｃ６・
・キャパシタ、Ｑ１〜Ｑ９・・ＭＯＳＦＥＴ 第 １ 図
施例を示す回路図である。 ＬｖＣ１〜ＬｖＣ３・・レベルシフタ、ＩＮＶ・・イン
バータ回路、Ｄ１〜Ｄ６・・ダイオード、０１〜Ｃ６・
・キャパシタ、Ｑ１〜Ｑ９・・ＭＯＳＦＥＴ 第 １ 図
Claims (1)
- 【特許請求の範囲】 １、複数からなる電荷蓄積用キャパシタと、これら複数
のキャパシタを用いて構成される昇圧回路の昇圧電圧に
基づいた駆動電圧によりスイッチ制御されるパワー出力
素子とを含むことを特徴とするパワー出力回路。 ２、上記複数からなるキャパシタの一方の電極には共通
に周期的なパルス信号が供給され、上記キャパシタの他
方の電極と電源電圧との間には上記複数のキャパシタに
それぞれ充電電流を流す一方向性素子が設けられ、上記
キャパシタの他方の電極から一方向性素子を通して昇圧
電圧がそれぞれ出力されるものであることを特徴とする
特許請求の範囲第１項記載のパワー出力回路。 ３、上記キャパシタを含む昇圧回路と、複数からなるパ
ワー出力素子とは１つの半導体集積回路装置に形成され
るものであることを特徴とする特許請求の範囲第１又は
第２項記載のパワー出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1307726A JPH03169118A (ja) | 1989-11-29 | 1989-11-29 | パワー出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1307726A JPH03169118A (ja) | 1989-11-29 | 1989-11-29 | パワー出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03169118A true JPH03169118A (ja) | 1991-07-22 |
Family
ID=17972516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1307726A Pending JPH03169118A (ja) | 1989-11-29 | 1989-11-29 | パワー出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03169118A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001326567A (ja) * | 2000-03-10 | 2001-11-22 | Rohm Co Ltd | Ｍｏｓｆｅｔ駆動回路 |
| KR100490045B1 (ko) * | 1997-12-31 | 2006-03-23 | 삼성전자주식회사 | 전하펌핑회로를이용한게이트온전압발생기 |
| KR100743519B1 (ko) * | 2006-04-25 | 2007-07-27 | 단국대학교 산학협력단 | 전력변환시스템의 스위칭 손실을 줄이기 위한 레벨 쉬프팅구동회로 |
-
1989
- 1989-11-29 JP JP1307726A patent/JPH03169118A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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