JPH03165627A - デジタル／アナログ変換器の動作試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、デジタル／アナログ変換器の動作試験装置に
関する。

従来の技術 デジタル信号をアナログ電圧出力に変換するデジタル／
アナログ（Ｄ／Ａ）変換器の動作試験は、一般に、第３
図に示されるようにして行われる。

すなわち、高精度のアナログ／デジタル（Ａ／Ｄ＞変換
器１によって正弦波のアナログ入力信号ＡＣ１をデジタ
ル信号ＤＳに変換し、これを試験すべきＤ／Ａ変換器３
に入力してアナログ出力信号ＡＣ２に変換し、歪率測定
器２によってその歪率を測定し、試験すべきＤ／Ａ変換
器３の変換動作の良否を判定する方法が用いられている
。

Ａ／Ｄ変換器１およびＤ／Ａ変換器３が、ともに理想的
に動作していれば、元の入力信号ＡＣＩを復元した波形
が、試験すべきＤ／Ａ変換器３の出力信号ＡＣ２となっ
て現れる。

実際の試験は、第４図に示されるように、正弦波信号発
生器１２と、クロック信号発生器１３と。

高精度のＡ／Ｄ変換器１４と、歪率測定器１５と、図示
しない電源等を含んで構成される試験装置１１を用いて
行われる。正弦波信号発生器１２からのアナログ入力信
号ＡＣＩは、高精度のＡ／Ｄ変換器１４において、クロ
ック信号発生器１３からのクロック信号に応答してサン
プリングされ、これを量子化して得られるデジタル信号
ＤＳが、試験すべきＡ／Ｄ変換器３のデータ入力端子り
に入力される。Ｄ／Ａ変換器３は、入力されたデジタル
信号ＤＳを対応するアナログ出力信号ＡＣ２に変換し、
この出力信号ＡＣ２は歪率測定器１５によって歪率が測
定され、このようにしてＤ／Ａ変換器３の変換動作の良
否の判別試験が行われている。

発明が解決しようとする課題 上述のような従来技術では、正弦波の信号ＡＣ１をサン
プリングする際に、原波形の単位時間当りのレベル変化
量が異なるために、いわゆるデータの収り残しが生じる
。すなわち、第５図を参照して、第５図は正弦波信号発
生器１２から出力される正弦波信号ＡＣＩの１／２サイ
クルの波形を示す図であり、横軸に時間を、縦軸にレベ
ルをとっている。

このような正弦波波形を時間Δを毎にサンプリングする
と、波形の変化率が大きい時刻ｔ（０）付近におけるレ
ベル変化量ｑａと、波形の変化率が小さい時刻ｔ（π／
２）付近におけるレベル変化量Ｑｂとは、ｑ　ａ＞ｑ　
ｂで等しくならない。

換言すれば、変化率が大きくレベルが中間値である０の
付近（時刻ｔ（０）、ｔ（π）、・・・の近傍）と、変
化率が小さくレベルが最大の付近（時刻ｔ（π／２）、
・・・の近傍）とでは量子化にあたってのレベル変化量
が異なるために、被試験素子であるＤ／Ａ変換器３には
、原波形の再生に必要なすべてのデジタルコードが入力
されない、という不具合が発生する。

本発明の目的は、デジタル／アナログ変換器に、全ての
コードのデジタル信号を入力して、試験性能を向上させ
るようにしたデジタル／アナログ変換器の動作試験装置
を提供することである。

課題を解決するための手段 本発明は、周波数可変のクロック信号を発生するクロッ
ク信号発生手段と、 前記クロック信号に応答して増加／減少のカウント動作
を繰返し、そのカウント値に対応したデジタル信号を試
験すべきデジタル／アナログ変換器に入力するカウンタ
と、 前記デジタル信号入力に対するデジタル／アナログ変換
器の出力信号の歪率を測定する歪率測定手段とを含み、 前記クロック信号発生手段は、クロック信号の周波数を
、カウンタのカウント値が最大値および最小値付近で低
く設定することを特徴とするデジタル／アナログ変換器
の動作試験装置である。

作　　用 本発明に従う試験装置は、周波数可変のクロック信号発
生手段と、クロック信号に応答して単調に増加／減少を
繰返し、そのカウント値に対応したデジタル信号を試験
すべきデジタル／アナログ変換器に入力するアップダウ
ンカウンタと、歪率測定手段とを備え、試験すべきデジ
タル／アナログ変換器から得ようとする出力信号波形に
対応して、前記クロック信号の周波数を変化する。

すなわちたとえば、正弦波形を得たいときには、波形の
変化率が大きいゼロクロスのレベルであるカウンタのカ
ウント値が中間値近傍ではサンプリング周波数を高くし
、変化率が小さいピークレベルである前記カウント値が
最大値および最小値近傍ではサンプリング周波数を低く
する。このようにして、得ようとする波形に対する追従
性を高めたデジタルコードを、試験すべきデジタル／ア
ナログ変換器に入力し、得られたアナログ出力波形を歪
率測定手段に入力してその歪率を測定し、当該デジタル
／アナログ変換器の動作の良否を判定する。

実施例 第１図は、本発明の一実施例のデジタル／アナログ変換
器の動作試験装置２１の電気的構成を示すブロック図で
ある。この動作試験装置（以下、試験装置という）２１
は、単調に増加／ｆｉ少を繰返すデジタル信号Ｓ１を発
生するアップダウンカウンタ２２と、周波数可変のクロ
ック信号発生回路２３と、試験すべきデジタル／アナロ
グ変換器（以下、被試験素子という）２５の出力信号Ｓ
２の歪を測定する歪率測定回路２４と、図示しない電源
等を含んで構成される。

本実施例では、被試験素子２５から得ようとするアナロ
グ交流波形をデジタル信号Ｓ１にコード化するにあたっ
て、各コード間のレベル変化量を一定とし、クロック信
号発生回路２３から出力されるサンプリング用のクロッ
クパルスＣＰの周波数を変化してサンプリングを行うよ
うにしている。

第２図（１）は、被試験素子２５から得ようとする正弦
波波形ＡＣと、該波形ＡＣをサンプリングするためにク
ロック信号発生回路２３から出力されるクロックパルス
ＣＰとのタイミングを示している。

原波形ＡＣを、たとえば３ビツトのコード「０００」〜
ｒｌｌｌＪで表すために、最大値から最小値までのレベ
ルを、２３＝８等分し、「０」〜「７」のレベルに分割
する。このとき、原波形ＡＣの波形と、レベル「０」〜
「７」との交点ＰＯ。

ｐｉ、ｐ２．・・・から、各交点の間隔ｔｏ、ｔｌ。

ｔ２．・・・（総称するときは参照符ｔで示す）をサン
プリング周期とし、第２図（２）で示されるクロックパ
ルスＣＰＯ，ＣＰＩ、ＣＰ２．・・・（総称するときは
参照符ＣＰで示す）を前記クロック信号発生回路２３か
ら順次出力し、アップダウンカウンタ２４および被試験
素子２５のそれぞれのクロック入力端子ＣＫに入力する
。

この第２図から明らかなように、クロックパルスＣＰの
間隔上は、原波形ＡＣのレベルが、参照符ＩＯで示され
る中間値の近傍で最も狭く、最大値および最小値の近傍
で最も広い、この間隔ｔは原波形ＡＣの形状に対応して
決定され、クロック信号発生回路２３は、原波形ＡＣに
対応するタイミングで、周波数可変のクロックパルスＣ
Ｐを出力する。

第２図（３）は、各サンプリングタイミングに対応する
デジタルコード（３ビツト）を表す、たとえばクロック
パルスＣＰＯに対応するデジタルコードはｒｌｏＯＪ、
クロックパルスＣＰＩではｒｌｏＩＪ　、最大値近傍の
クロックパルスＣＰ３ではｒｌ　１１Ｊとなり、前記波
形ＡＣはこの最大値までは単調に増加する。

次に最大値を過ぎた後のクロックパルスＣＰ４ではｒｌ
　ＩＯＪ　、以下、波形ＡＣは最小値に達するまでの期
間に、ｒｌｏＩＪ、ｒｌｏｏｊ、ｒ。

１１」、・・・、ｒｏｏｏＪと単調に減少し、次いでｒ
ｏｏＩＪからは単調増加という具合に、単調に増加／減
少を繰返す。

したがって、クロックパルスＣＰが印加される毎に、ア
ップダウンカウンタ２４から、ｒｏｏＯＪ〜ｒｌ　１１
Ｊの間を単調増加／減少するカウント値に対応したデジ
タル信号を出力させ、これをデジタル信号Ｓ１として被
試験素子２５のデータ入力端子りに入力する。

これによって、被試験素子２５の出力端子Ａからは、前
記第２図（１）に示される原波形ＡＣを再現したアナロ
グ出力信号Ｓ２が出力される。この被試験素子２５の出
力信号Ｓ２は、歪率測定回路２４に入力され、こうして
被試験素子２５のデジタル／アナログ変換動作の良否を
判定することができる。

このように、本発明に従う試験装置２１では、被試験素
子２５から得ようとする波形に対応したデジタル信号を
作成してその被試験素子２５へ出力するにあたって、ク
ロックパルスＣＰの周波数を可変とし、このクロックパ
ルスＣＰに応答して単調増加／減少を繰返すアップダウ
ンカウンタ２２からデジタル信号Ｓ１を出力するよにし
たので、被試験素子２５に与えるデータの、前記得よう
とする波形に対する追従性が格段に向上し、これによっ
てすべてのコードに対する動作試験を行うことができる
。

発明の効果 以上のように本発明によれば、試験すべきデジタル／ア
ナログ変換器から得ようとする波形に対応したデジタル
信号を作成し、そのデジタル／アナログ変換器へ出力す
るにあたって、周波数可変のクロック信号に応答して増
加／減少を繰返すアップダウンカウンタのカウント値に
対応したデジタル信号を出力するようにしたので、被試
験素子であるデジタル／アナログ変換器へ出力するデー
タの、前記得ようとする波形に対する追従性を向上し、
これによってすべてのコードに対する動作試験を行うこ
とができる。

【図面の簡単な説明】

第１図は本発明の一実施例のデジタル／アナログ変換器
の動作試験装置２１の電気的構成を示すブロック図、第
２図は試験装置２１の動作を説明するためのタイミング
チャート、第３図は従来技術によるデジタル／アナログ
変換器の試験方法を示すブロック図、第４図は従来技術
の試験装Ｗ１１の電気的構成を示すブロック図、第５図
は試験装置１１の動作を説明するためのタイミングチャ
ートである。 ２１・・・試験装置、２２・・・ア・／プダウンカウン
タ、２３・・・クロック信号発生回路、２４・・・歪率
測定回路、２５・・・試験すべきデジタル／アナログ変
換器（被試験素子）

Claims (1)

1. 【特許請求の範囲】 周波数可変のクロック信号を発生するクロック信号発生
   手段と、 前記クロック信号に応答して増加／減少のカウント動作
   を繰返し、そのカウント値に対応したデジタル信号を試
   験すべきデジタル／アナログ変換器に入力するカウンタ
   と、 前記デジタル信号入力に対するデジタル／アナログ変換
   器の出力信号の歪率を測定する歪率測定手段とを含み、 前記クロック信号発生手段は、クロック信号の周波数を
   、カウンタのカウント値が最大値および最小値付近で低
   く設定することを特徴とするデジタル／アナログ変換器
   の動作試験装置。