JPH0315374B2 - - Google Patents
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- JPH0315374B2 JPH0315374B2 JP56121352A JP12135281A JPH0315374B2 JP H0315374 B2 JPH0315374 B2 JP H0315374B2 JP 56121352 A JP56121352 A JP 56121352A JP 12135281 A JP12135281 A JP 12135281A JP H0315374 B2 JPH0315374 B2 JP H0315374B2
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- JP
- Japan
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- signal
- circuit
- transistor
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- input
- Prior art date
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- 239000004065 semiconductor Substances 0.000 description 12
- 230000010354 integration Effects 0.000 description 4
- 238000001514 detection method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
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- Engineering & Computer Science (AREA)
- Electronic Switches (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は半導体集積回路に関する。
従来、半導体集積回路に外部から制御信号を入
力する場合には、種類の異なる制御信号は、それ
ぞれ半導体集積回路に設けられた別々の入力端子
（パツド）から入力されるようになつていた。こ
のため、半導体集積回路において制御信号を１つ
増やす毎に入力端子を１つ追加して設ける必要が
あり、制御信号の種類が増すに従つて入力端子が
増えてしまう傾向があつた。また、近年、半導体
集積回路の集積度は年々向上してきており、外部
から入力すべき制御信号の数も増加する傾向にあ
る。そこで、上記のように入力すべき制御信号の
種類の数に相当する入力端子を設ける必要がある
が、これにより半導体集積回路の集積度を向上さ
せる上での防げとなることがあつた。
力する場合には、種類の異なる制御信号は、それ
ぞれ半導体集積回路に設けられた別々の入力端子
（パツド）から入力されるようになつていた。こ
のため、半導体集積回路において制御信号を１つ
増やす毎に入力端子を１つ追加して設ける必要が
あり、制御信号の種類が増すに従つて入力端子が
増えてしまう傾向があつた。また、近年、半導体
集積回路の集積度は年々向上してきており、外部
から入力すべき制御信号の数も増加する傾向にあ
る。そこで、上記のように入力すべき制御信号の
種類の数に相当する入力端子を設ける必要がある
が、これにより半導体集積回路の集積度を向上さ
せる上での防げとなることがあつた。
この発明は上記のような事情に鑑みてなされた
もので、１つの入力端子を共用することにより、
制御信号が入力される入力端子の数を減らすこと
ができ集積度を上げるのに有効な半導体集積回路
を提供することを目的とする。
もので、１つの入力端子を共用することにより、
制御信号が入力される入力端子の数を減らすこと
ができ集積度を上げるのに有効な半導体集積回路
を提供することを目的とする。
以下、図面を参照してこの発明の一実施例を説
明する。第１図はこの発明の一実施例の半導体集
積回路を示すもので、１３は例えば半導体メモリ
装置に使用されるチツプセレクト信号SSを出力
するセレクト回路を示している。このセレクト回
路１３は、プログロム回路１７および制御回路１
８から構成され、共にチツプセレクト端子１９か
らの信号が供給されている。ただし、プログラム
回路１７においては、この端子１９はプログラム
設定用信号として用いられ、他の端子１９ａ，１
９ｂと共に例えばチツプ選択信号より充分高電圧
の例えば25Vのプログラム設定信号を与える。も
ちろん、端子１９，１９ａ，１９ｂは、共通にし
てもよい。２０は入力回路の初段となるインバー
タ回路で、このインバータ回路２０は電源Vcお
よびアース間に、デイプレツシヨン型トランジス
タ（以下Ｄ型トランジスタという）２０１とエン
ハンスメント型トランジスタ（以下Ｅ型トランジ
スタという）２０２を直列接続して構成される。
そして、トランジスタ２０２のゲートに、上記端
子１９からの信号がこのインバータ回路２０の入
力信号として供給される。なお、この端子１９に
は、前述したようにプログラム時に高電圧のプロ
グラム設定信号（例えば25V）を一定時間（例え
ば50ｍsec）印加するもので、インバータ回路２
０はこの信号を「１」レベルとして検出して動作
するように、トランジスタ２０１および２０２の
ベータ比（βR）を決定してある。すなわち、通常
のチツプ選択信号の論理入力レベル（例えば、
0Vと5V）では、「０」レベルとして検出するよ
うになつている。
明する。第１図はこの発明の一実施例の半導体集
積回路を示すもので、１３は例えば半導体メモリ
装置に使用されるチツプセレクト信号SSを出力
するセレクト回路を示している。このセレクト回
路１３は、プログロム回路１７および制御回路１
８から構成され、共にチツプセレクト端子１９か
らの信号が供給されている。ただし、プログラム
回路１７においては、この端子１９はプログラム
設定用信号として用いられ、他の端子１９ａ，１
９ｂと共に例えばチツプ選択信号より充分高電圧
の例えば25Vのプログラム設定信号を与える。も
ちろん、端子１９，１９ａ，１９ｂは、共通にし
てもよい。２０は入力回路の初段となるインバー
タ回路で、このインバータ回路２０は電源Vcお
よびアース間に、デイプレツシヨン型トランジス
タ（以下Ｄ型トランジスタという）２０１とエン
ハンスメント型トランジスタ（以下Ｅ型トランジ
スタという）２０２を直列接続して構成される。
そして、トランジスタ２０２のゲートに、上記端
子１９からの信号がこのインバータ回路２０の入
力信号として供給される。なお、この端子１９に
は、前述したようにプログラム時に高電圧のプロ
グラム設定信号（例えば25V）を一定時間（例え
ば50ｍsec）印加するもので、インバータ回路２
０はこの信号を「１」レベルとして検出して動作
するように、トランジスタ２０１および２０２の
ベータ比（βR）を決定してある。すなわち、通常
のチツプ選択信号の論理入力レベル（例えば、
0Vと5V）では、「０」レベルとして検出するよ
うになつている。
さらに、このインバータ回路２０の出力信号
は、同様に構成されるインバータ回路２１および
２２を介して、波形整形され、Ｄ型トランジスタ
２３，２４およびＥ型トランジスタ２５のゲート
に供給される。トランジスタ２３および２５間に
は、Ｄ型トランジスタ２６が直列に接続されてお
り、トランジスタ２３のドレインには5Vの電源
Vcが供給され、トランジスタ２５のソースはア
ース接続されている。また、前記端子１９ａにド
レインおよびゲートの接続されるＥ型トランジス
タ２７を設け、このトランジスタ２７のソースに
おける信号は、前記トランジスタ２６のドレイン
側の信号と共に、後述する電荷捕獲中心を持つ不
揮発性半導体メモリ素子となるフローテイングゲ
ート型MOSトランジスタ２８のゲートに供給さ
れている。このトランジスタ２８は、Ｅ型トラン
ジスタ２９と直列に接続され、トランジスタ２９
のドレインは端子１９ｂからの電圧信号を供給
し、トランジスタ２８のソースはアース接続す
る。このトランジスタ２９のゲートには、前記ト
ランジスタ２５および２６の接続点におけるレベ
ル信号が供給されている。
は、同様に構成されるインバータ回路２１および
２２を介して、波形整形され、Ｄ型トランジスタ
２３，２４およびＥ型トランジスタ２５のゲート
に供給される。トランジスタ２３および２５間に
は、Ｄ型トランジスタ２６が直列に接続されてお
り、トランジスタ２３のドレインには5Vの電源
Vcが供給され、トランジスタ２５のソースはア
ース接続されている。また、前記端子１９ａにド
レインおよびゲートの接続されるＥ型トランジス
タ２７を設け、このトランジスタ２７のソースに
おける信号は、前記トランジスタ２６のドレイン
側の信号と共に、後述する電荷捕獲中心を持つ不
揮発性半導体メモリ素子となるフローテイングゲ
ート型MOSトランジスタ２８のゲートに供給さ
れている。このトランジスタ２８は、Ｅ型トラン
ジスタ２９と直列に接続され、トランジスタ２９
のドレインは端子１９ｂからの電圧信号を供給
し、トランジスタ２８のソースはアース接続す
る。このトランジスタ２９のゲートには、前記ト
ランジスタ２５および２６の接続点におけるレベ
ル信号が供給されている。
上記フローテイングゲート型トランジスタ２８
はフローテイングゲートを有し、このフローテイ
ングゲートに選択的に電子を注入するか否かによ
つて、しきい値電圧を変化させるもので、電子が
注入されている場合には、通常の論理レベル
「１」の信号では、オン状態とならずオフ状態に
固定される。これに対して、電子の注入されてい
ない場合には、例えばトランジスタ２３を介して
与えられる電圧Vcによつてオン状態に設定され
るものである。
はフローテイングゲートを有し、このフローテイ
ングゲートに選択的に電子を注入するか否かによ
つて、しきい値電圧を変化させるもので、電子が
注入されている場合には、通常の論理レベル
「１」の信号では、オン状態とならずオフ状態に
固定される。これに対して、電子の注入されてい
ない場合には、例えばトランジスタ２３を介して
与えられる電圧Vcによつてオン状態に設定され
るものである。
上記トランジスタ２８は前記トランジスタ２４
を介して、ドレインに電源Vcが供給されている
トランジスタ３０のソースに接続される。このト
ランジスタ３０のゲートは同トランジスタのソー
スレベルの信号が供給されている。このソースレ
ベルの信号は、プログラム信号Ａとして、後述す
る制御回路１８に供給する。
を介して、ドレインに電源Vcが供給されている
トランジスタ３０のソースに接続される。このト
ランジスタ３０のゲートは同トランジスタのソー
スレベルの信号が供給されている。このソースレ
ベルの信号は、プログラム信号Ａとして、後述す
る制御回路１８に供給する。
すなわち、このプログラム回路１７において
は、まず端子１９，１９ａ，１９ｂに（端子１
９，１９ａ，１９ｂをまとめた場合には端子１９
に）電圧25Vのプログラム設定信号が印加される
と、インバータ２０は入力信号が「１」レベルで
あることを検出し、インバータ２２からの出力信
号は「０」レベルの状態となるので、トランジス
タ２３，２４，２５はオフ状態となる。また、ト
ランジスタ２７おより２９を介しておよそ25Vの
電圧信号が取り出され、トランジスタ２８のゲー
トおよびドレインに高電圧（25V）が印加された
状態となり、トランジスタ２８のフローテイング
ゲートに電子が注入される。つまり、インバータ
２０の入力信号が25Vになつた時、フローテイン
グゲート型MOSトランジスタ２８の制御状態が
かわることになる。すなわち、この回路にあつて
は、前述したように端子１９に対する通常の０〜
5Vの範囲のチツプ選択信号CSのいかんにかかわ
らず、インバータ２２からの出力は「１」に固定
され、トランジスタ２３〜２５はオン状態とな
り、トランジスタ２８のゲート信号レベルは5V
程度に保持されている。ここで、トランジスタ２
８のフローテイングゲートに電子が注入されてい
る状態では、トランジスタ２８はオフ状態に保持
される。したがつて、この時、トランジスタ２４
はオン状態にありトランジスタ３０および２８が
インバータ回路を形成しているので、プログラム
回路１７からの出力信号であるプログラム信号Ａ
は「１」レベルとなる。
は、まず端子１９，１９ａ，１９ｂに（端子１
９，１９ａ，１９ｂをまとめた場合には端子１９
に）電圧25Vのプログラム設定信号が印加される
と、インバータ２０は入力信号が「１」レベルで
あることを検出し、インバータ２２からの出力信
号は「０」レベルの状態となるので、トランジス
タ２３，２４，２５はオフ状態となる。また、ト
ランジスタ２７おより２９を介しておよそ25Vの
電圧信号が取り出され、トランジスタ２８のゲー
トおよびドレインに高電圧（25V）が印加された
状態となり、トランジスタ２８のフローテイング
ゲートに電子が注入される。つまり、インバータ
２０の入力信号が25Vになつた時、フローテイン
グゲート型MOSトランジスタ２８の制御状態が
かわることになる。すなわち、この回路にあつて
は、前述したように端子１９に対する通常の０〜
5Vの範囲のチツプ選択信号CSのいかんにかかわ
らず、インバータ２２からの出力は「１」に固定
され、トランジスタ２３〜２５はオン状態とな
り、トランジスタ２８のゲート信号レベルは5V
程度に保持されている。ここで、トランジスタ２
８のフローテイングゲートに電子が注入されてい
る状態では、トランジスタ２８はオフ状態に保持
される。したがつて、この時、トランジスタ２４
はオン状態にありトランジスタ３０および２８が
インバータ回路を形成しているので、プログラム
回路１７からの出力信号であるプログラム信号Ａ
は「１」レベルとなる。
また、トランジスタ２８に電子が注入されてい
ない状態では、チツプ選択信号のいかんにかかわ
らずトランジスタ２８のゲート信号レベルは5V
程度に保持されるので、トランジスタ２８はオン
状態となり、プログラム信号Ａは「０」レベルと
なる。
ない状態では、チツプ選択信号のいかんにかかわ
らずトランジスタ２８のゲート信号レベルは5V
程度に保持されるので、トランジスタ２８はオン
状態となり、プログラム信号Ａは「０」レベルと
なる。
次に、プログラム信号Ａが供給される制御回路
１８について説明する。この制御回路１８は、前
記インバータ回路２０と同様にMOSトランジス
タから構成されるインバータ回路３１を備えてい
る。この入力回路の初段となるインバータ回路３
１は、端子１９を介して供給されるチツプ選択信
号CSを反転し、出力信号Ｂを発生する。この出
力信号Ｂは、MOSトランジスタから構成される
ノア回路３２および３３の１つの入力信号として
供給される。ノア回路３２には、さらに他の入力
信号としてプログラム信号Ａが供給されている。
そして、このノア回路３２の出力信号Ｃは、ノア
回路３３に他の入力信号として供給すると共に、
さらにノア回路３４に供給されている。ノア回路
３３の出力信号Ｅはノア回路３５に供給される。
ノア回路３４には、さらに前記信号Ａが供給され
ている。そして、この回路３４の出力信号Ｄはノ
ア回路３５に供給される。この回路３５からの出
力信号には、インバータ回路３６およびドレイン
に電源Vcが供給されているＤ型トランジスタ３
７のゲートに供給される。このトランジスタ３７
はソースがアース接続されているＥ型トランジス
タ３８と直列に接続されているもので、トランジ
スタ３８のゲートには、インバータ回路３６から
の出力信号Ｇが供給されている。このインバータ
回路３６およびトランジスタ３７，３８でバツフ
ア回路３９を形成している。すなわち、トランジ
スタ３７のゲートに供給される信号Ｆと同位相の
信号が、トランジスタ３７および３８の接続点か
ら取り出され、バツフア回路３９の出力信号とし
て出力される。この信号は、制御回路１８の出力
信号、前記セレクト信号SSとして出力される。
１８について説明する。この制御回路１８は、前
記インバータ回路２０と同様にMOSトランジス
タから構成されるインバータ回路３１を備えてい
る。この入力回路の初段となるインバータ回路３
１は、端子１９を介して供給されるチツプ選択信
号CSを反転し、出力信号Ｂを発生する。この出
力信号Ｂは、MOSトランジスタから構成される
ノア回路３２および３３の１つの入力信号として
供給される。ノア回路３２には、さらに他の入力
信号としてプログラム信号Ａが供給されている。
そして、このノア回路３２の出力信号Ｃは、ノア
回路３３に他の入力信号として供給すると共に、
さらにノア回路３４に供給されている。ノア回路
３３の出力信号Ｅはノア回路３５に供給される。
ノア回路３４には、さらに前記信号Ａが供給され
ている。そして、この回路３４の出力信号Ｄはノ
ア回路３５に供給される。この回路３５からの出
力信号には、インバータ回路３６およびドレイン
に電源Vcが供給されているＤ型トランジスタ３
７のゲートに供給される。このトランジスタ３７
はソースがアース接続されているＥ型トランジス
タ３８と直列に接続されているもので、トランジ
スタ３８のゲートには、インバータ回路３６から
の出力信号Ｇが供給されている。このインバータ
回路３６およびトランジスタ３７，３８でバツフ
ア回路３９を形成している。すなわち、トランジ
スタ３７のゲートに供給される信号Ｆと同位相の
信号が、トランジスタ３７および３８の接続点か
ら取り出され、バツフア回路３９の出力信号とし
て出力される。この信号は、制御回路１８の出力
信号、前記セレクト信号SSとして出力される。
すなわち、このように構成される制御回路１８
において、前述したように、トランジスタ２８に
電子が注入されていない状態では、第２図に示す
ように、プログラム信号Ａは「０」レベルの状態
にある。この状態で、端子１９に入力されるチツ
プ選択信号CSが「０」レベルである時には、イ
ンバータ回路３１の出力信号Ｂは「１」レベルと
なる。そして、上記信号Ｂが入力されるノア回路
３２の出力信号Ｃは「０」レベルとなる。また、
この信号Ｃによつてノア回路３４からの出力信号
Ｄは「１」レベルとなる。したがつて、上記信号
Ｂ，Ｃが入力されるノア回路３３の出力信号Ｅは
「０」レベルとなるので、信号Ｄ，Ｅが入力され
るノア回路３５からの出力信号Ｆは「０」レベル
となる。そして、インバータ回路３６からの出力
信号Ｇは「１」レベルとなり、トランジスタ３８
がオン状態となるので、バツフア回路３９から出
力される信号SSは「０」レベルとなる。同様に
して、チツプ選択信号が「１」レベルの時は、各
回路３１〜３６の出力信号Ｂ〜Ｇは第２図に示さ
れる如く変化し、信号SSは「１」レベルとなる。
すなわち、この場合チツプ選択信号CSと同論理
レベルの信号SSが出力される。
において、前述したように、トランジスタ２８に
電子が注入されていない状態では、第２図に示す
ように、プログラム信号Ａは「０」レベルの状態
にある。この状態で、端子１９に入力されるチツ
プ選択信号CSが「０」レベルである時には、イ
ンバータ回路３１の出力信号Ｂは「１」レベルと
なる。そして、上記信号Ｂが入力されるノア回路
３２の出力信号Ｃは「０」レベルとなる。また、
この信号Ｃによつてノア回路３４からの出力信号
Ｄは「１」レベルとなる。したがつて、上記信号
Ｂ，Ｃが入力されるノア回路３３の出力信号Ｅは
「０」レベルとなるので、信号Ｄ，Ｅが入力され
るノア回路３５からの出力信号Ｆは「０」レベル
となる。そして、インバータ回路３６からの出力
信号Ｇは「１」レベルとなり、トランジスタ３８
がオン状態となるので、バツフア回路３９から出
力される信号SSは「０」レベルとなる。同様に
して、チツプ選択信号が「１」レベルの時は、各
回路３１〜３６の出力信号Ｂ〜Ｇは第２図に示さ
れる如く変化し、信号SSは「１」レベルとなる。
すなわち、この場合チツプ選択信号CSと同論理
レベルの信号SSが出力される。
また、トランジスタ２８に電子が注入されてい
る状態では、プログラム信号Ａは「１」レベルで
あるので、第３図に示す如くチツプ選択信号CS
の論理レベルに応じて、信号Ｂ〜Ｇは変化し、信
号SSはチツプ選択信号CSと逆の論理レベルの信
号状態となる。すなわち、この状態では、チツプ
選択信号CSが「１」レベルの時、信号SSが
「０」レベルとなる。つまり、プログラム回路１
７の出力信号Ａの「１」、「０」により、外部から
入力される制御信号が反転して信号SSになるか、
そのままの位相で信号SSとして出力されるか、
制御されるわけである。
る状態では、プログラム信号Ａは「１」レベルで
あるので、第３図に示す如くチツプ選択信号CS
の論理レベルに応じて、信号Ｂ〜Ｇは変化し、信
号SSはチツプ選択信号CSと逆の論理レベルの信
号状態となる。すなわち、この状態では、チツプ
選択信号CSが「１」レベルの時、信号SSが
「０」レベルとなる。つまり、プログラム回路１
７の出力信号Ａの「１」、「０」により、外部から
入力される制御信号が反転して信号SSになるか、
そのままの位相で信号SSとして出力されるか、
制御されるわけである。
したがつて、このような半導体集積回路は、端
子１９に供給される信号が入力されるインバータ
２０および３１の入力信号の論理レベルの検出レ
ベルを異ならせるようにしたので、１つの入力端
子１９を共用して０〜5Vの範囲のチツプセレク
ト信号と25Vのプログラム設定信号の２種類の制
御信号を入力することができる。また、不揮発性
のメモリ素子を用いて、つまり、不揮発性メモリ
素子のデータ記憶状態に対応して、チツプセレク
ト信号が反転して、信号SSになるか、そのまま
の位相で、信号SSとして出力されるか制御され
ているので、チツプセレクト信号が「１」でチツ
プがセレクトされるか、「０」でチツプがセレク
トされるかを自由に変えることが出来、このため
に端子を集積回路上、あるいは集積回路外に別回
路を設けなくて済む。
子１９に供給される信号が入力されるインバータ
２０および３１の入力信号の論理レベルの検出レ
ベルを異ならせるようにしたので、１つの入力端
子１９を共用して０〜5Vの範囲のチツプセレク
ト信号と25Vのプログラム設定信号の２種類の制
御信号を入力することができる。また、不揮発性
のメモリ素子を用いて、つまり、不揮発性メモリ
素子のデータ記憶状態に対応して、チツプセレク
ト信号が反転して、信号SSになるか、そのまま
の位相で、信号SSとして出力されるか制御され
ているので、チツプセレクト信号が「１」でチツ
プがセレクトされるか、「０」でチツプがセレク
トされるかを自由に変えることが出来、このため
に端子を集積回路上、あるいは集積回路外に別回
路を設けなくて済む。
なお上記実施例では、インバータ２０および３
１を構成している駆動トランジスタの負荷トラン
ジスタのベータ比を変えることにより、インバー
タ２０および３１の入力信号の論理レベルの検出
レベルを異ならせるようにしたが、これはインバ
ータ２０および３１の駆動トランジスタのしきい
値電圧を変えることにより、インバータ２０およ
び３１の入力信号の論理レベルの検出レベルを異
ならせるようにしてもよいものである。
１を構成している駆動トランジスタの負荷トラン
ジスタのベータ比を変えることにより、インバー
タ２０および３１の入力信号の論理レベルの検出
レベルを異ならせるようにしたが、これはインバ
ータ２０および３１の駆動トランジスタのしきい
値電圧を変えることにより、インバータ２０およ
び３１の入力信号の論理レベルの検出レベルを異
ならせるようにしてもよいものである。
さらに、プログラム回路１７の回路構成から、
インバータ２０が入力される信号の論理レベルが
「１」であることを検出すると、フローテイング
ゲート型MOSトランジスタ２８のゲートに印加
される電圧を変化させることができる。
インバータ２０が入力される信号の論理レベルが
「１」であることを検出すると、フローテイング
ゲート型MOSトランジスタ２８のゲートに印加
される電圧を変化させることができる。
以上述べたようにこの発明によれば、１つの入
力端子を共用することにより、制御信号が入力さ
れる入力端子の数を減らすことができ集積度を上
げるのに有効な半導体集積回路を提供することが
できる。
力端子を共用することにより、制御信号が入力さ
れる入力端子の数を減らすことができ集積度を上
げるのに有効な半導体集積回路を提供することが
できる。
第１図はこの発明の一実施例に係る回路図、第
２図および第３図はその動作を説明するための信
号の論理レベルを示す図である。 １７……プログラム回路、１８……制御回路、
１９，１９ａ，１９ｂ……信号入力端子、２０〜
２２……インバータ回路、２８……フローテイン
グゲート型MOSトランジスタ、３１〜３５……
ノア回路、３６……インバータ回路、３９……バ
ツフア回路。
２図および第３図はその動作を説明するための信
号の論理レベルを示す図である。 １７……プログラム回路、１８……制御回路、
１９，１９ａ，１９ｂ……信号入力端子、２０〜
２２……インバータ回路、２８……フローテイン
グゲート型MOSトランジスタ、３１〜３５……
ノア回路、３６……インバータ回路、３９……バ
ツフア回路。
Claims (1)
- 【特許請求の範囲】 １ 論理信号もしくはこの論理信号の「１」レベ
ル電圧よりも高い電圧信号が供給される入力端子
と、 上記入力端子に供給される論理信号の論理レベ
ルを検出して所定の論理信号を出力する第１の入
力回路と、 上記入力端子に供給される上記高い電圧信号を
検出したときのみ出力を出す第２の入力回路と、 不揮発性のメモリ素子と、 上記第２の入力回路の出力及び上記入力端子に
供給される上記高い電圧信号を利用して上記メモ
リ素子にデータを書き込む第１の制御手段と、 上記メモリ素子の記憶データに応じて、上記所
定の論理信号をそのままの論理レベルでもしくは
レベルを反転して出力せしめる第２の制御手段と を具備したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56121352A JPS5757032A (en) | 1981-08-04 | 1981-08-04 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56121352A JPS5757032A (en) | 1981-08-04 | 1981-08-04 | Semiconductor integrated circuit |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4156880A Division JPS56137590A (en) | 1980-03-31 | 1980-03-31 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5757032A JPS5757032A (en) | 1982-04-06 |
| JPH0315374B2 true JPH0315374B2 (ja) | 1991-02-28 |
Family
ID=14809146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56121352A Granted JPS5757032A (en) | 1981-08-04 | 1981-08-04 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5757032A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53128240A (en) * | 1977-04-13 | 1978-11-09 | Philips Nv | Integrated circuit |
| JPS5526799A (en) * | 1978-06-23 | 1980-02-26 | Rca Corp | Circuit having twoopurpose terminal |
| JPS5541093A (en) * | 1978-09-14 | 1980-03-22 | Itt | Cmos circuit for conveting ternary signal to binary signal |
| JPS55132130A (en) * | 1979-03-31 | 1980-10-14 | Nippon Texas Instr Kk | Tri-state input circuit |
-
1981
- 1981-08-04 JP JP56121352A patent/JPS5757032A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53128240A (en) * | 1977-04-13 | 1978-11-09 | Philips Nv | Integrated circuit |
| JPS5526799A (en) * | 1978-06-23 | 1980-02-26 | Rca Corp | Circuit having twoopurpose terminal |
| JPS5541093A (en) * | 1978-09-14 | 1980-03-22 | Itt | Cmos circuit for conveting ternary signal to binary signal |
| JPS55132130A (en) * | 1979-03-31 | 1980-10-14 | Nippon Texas Instr Kk | Tri-state input circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5757032A (en) | 1982-04-06 |
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