JPH03152807A - Structure of wiring layer - Google Patents
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Links
- 229910052751 metal Inorganic materials 0.000 claims abstract description 51
- 239000002184 metal Substances 0.000 claims abstract description 51
- 239000010949 copper Substances 0.000 claims abstract description 23
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 19
- 239000011651 chromium Substances 0.000 claims abstract description 19
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims abstract description 18
- 229910052802 copper Inorganic materials 0.000 claims abstract description 18
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910052804 chromium Inorganic materials 0.000 claims abstract description 16
- 229910052715 tantalum Inorganic materials 0.000 claims abstract description 16
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims abstract description 16
- 229910000570 Cupronickel Inorganic materials 0.000 claims abstract description 15
- 239000010936 titanium Substances 0.000 claims abstract description 9
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 8
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 8
- 229910052759 nickel Inorganic materials 0.000 claims abstract description 8
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims abstract description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910052750 molybdenum Inorganic materials 0.000 claims abstract description 7
- 239000011733 molybdenum Substances 0.000 claims abstract description 7
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 7
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 7
- 239000010937 tungsten Substances 0.000 claims abstract description 7
- 238000010030 laminating Methods 0.000 claims abstract description 4
- 239000000758 substrate Substances 0.000 claims description 34
- 239000000463 material Substances 0.000 claims description 15
- 230000003647 oxidation Effects 0.000 abstract description 9
- 238000007254 oxidation reaction Methods 0.000 abstract description 9
- 239000007769 metal material Substances 0.000 abstract 5
- 239000004411 aluminium Substances 0.000 abstract 1
- 150000002739 metals Chemical class 0.000 abstract 1
- 239000010409 thin film Substances 0.000 description 28
- 239000010408 film Substances 0.000 description 18
- 239000004065 semiconductor Substances 0.000 description 9
- 239000011521 glass Substances 0.000 description 8
- 239000010453 quartz Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 239000011159 matrix material Substances 0.000 description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 229910003322 NiCu Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000010301 surface-oxidation reaction Methods 0.000 description 2
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばアクティブマトリクス型の液晶表示装
置に使用される薄膜トランジスタパネルにおけるガラス
基板上の電極配線等のように、絶縁性基板上に形成され
る配線層の構造に関する。Detailed Description of the Invention [Industrial Field of Application] The present invention is applicable to an electrode wiring formed on an insulating substrate, such as an electrode wiring on a glass substrate in a thin film transistor panel used in an active matrix liquid crystal display device. The present invention relates to the structure of the wiring layer.
例えば液晶テレビ等に使用されるアクティブマトリクス
型の液晶表示装置は、一般に、第３図に示すような薄膜
トランジスタパネルを備えている。For example, active matrix liquid crystal display devices used in liquid crystal televisions and the like generally include a thin film transistor panel as shown in FIG.
この薄膜トランジスタパネルは、ガラスや石英でできた
絶縁性の基板１上に、ＩＴＯ膜等でできた透明な画素電
極２と、この画素電極２に接続されたスイッチング素子
としての薄膜トランジスタ３とがマトリクス状に複数配
列されている。更に、基板１上には、画素電極２の間を
縫って、複数の薄膜トランジスタ３のゲート電極を一方
向（図中では横方向）に沿って接続する、クロムやタン
タルでできたゲートライン（走査ライン）４と、これと
は交差する方向（図中では縦方向）に複数の薄膜トラン
ジスタ３のドレイン電極を接続する、同様にクロムやタ
ンタルでできたドレインライン（データライン）５とが
配列されている。This thin film transistor panel has a transparent pixel electrode 2 made of an ITO film or the like, and a thin film transistor 3 as a switching element connected to the pixel electrode 2 arranged in a matrix on an insulating substrate 1 made of glass or quartz. Multiple arrays are arranged in . Further, on the substrate 1, there is a gate line (scanning line) made of chromium or tantalum that threads between the pixel electrodes 2 and connects the gate electrodes of the plurality of thin film transistors 3 along one direction (horizontal direction in the figure). line) 4 and a drain line (data line) 5, which is also made of chromium or tantalum, and which connects the drain electrodes of the plurality of thin film transistors 3 in a direction crossing this (vertical direction in the figure). There is.
上記薄膜トランジスタ３のＡ−Ａ方向から見た断面構成
を第４図に示す。同図において、基板１上には、クロム
やタンタルでできた膜厚１１００ｎ程度のゲート電極６
が形成され、その全面がシリコン窒化膜からなるゲート
絶縁膜７で覆われている。FIG. 4 shows a cross-sectional structure of the thin film transistor 3 viewed from the direction AA. In the figure, on a substrate 1 is a gate electrode 6 made of chromium or tantalum and having a thickness of about 1100 nm.
is formed, and its entire surface is covered with a gate insulating film 7 made of a silicon nitride film.
そして、その上の所定領域には、ａ−５ｉ （アモルフ
ァスシリコン）からなるａ−５ｉ半導体層８が設けられ
、更にａ−５ｉ半導体層８上の両側には、ａ−５ｔ中に
ｎ型不純物が高濃度に混入されたｎ ”−ａ−５ｔ半導
体層からなるコンタクト層９を介して、クロムやタンタ
ルでできたソース電極ＩＯ及びドレイン電極１１が形成
されている。また、ソース電極１０には、第３図に示し
た画素電極２の一端が接続されている。Then, an a-5i semiconductor layer 8 made of a-5i (amorphous silicon) is provided in a predetermined region above the a-5i semiconductor layer 8, and n-type impurities are added in the a-5t on both sides of the a-5i semiconductor layer 8. A source electrode IO and a drain electrode 11 made of chromium or tantalum are formed via a contact layer 9 made of an n''-a-5t semiconductor layer mixed with a high concentration of , one end of the pixel electrode 2 shown in FIG. 3 is connected.
なお、ゲート電極６と、これから延びるゲートライン４
（第３図）とは、基板ｌ上に同時にパターン形成され、
また、ソース及びドレイン電極１０．１１と、このドレ
イン電極１１から延びるドレインライン５（第３図）も
、同時にパターン形成される。Note that the gate electrode 6 and the gate line 4 extending from this
(Fig. 3) means that a pattern is simultaneously formed on the substrate l,
The source and drain electrodes 10.11 and the drain line 5 (FIG. 3) extending from the drain electrodes 11 are also patterned at the same time.
上記従来の薄膜トランジスタパネルでは、ガラスや石英
等の絶縁性基板１上に形成されるゲートライン４（ゲー
ト電極６を含む）の材料として、基板１との密着性が高
く、かつ表面の酸化されにくいクロム（Ｃｒ）やタンタ
ル（Ｔａ）を用いていた。ところが、このようなりロム
やタンタルでできた薄膜は抵抗率が高く、例えばスパッ
タリング装置で成膜した膜厚１１００ｎのクロム膜やタ
ンタル膜のシート抵抗は７〜１０Ωと非常に高抵抗であ
るという問題があった。In the conventional thin film transistor panel described above, the material for the gate line 4 (including the gate electrode 6) formed on the insulating substrate 1, such as glass or quartz, has high adhesion to the substrate 1 and is resistant to surface oxidation. Chromium (Cr) and tantalum (Ta) were used. However, such thin films made of ROM or tantalum have high resistivity; for example, a chromium film or tantalum film with a thickness of 1100 nm formed using a sputtering device has a sheet resistance of 7 to 10 Ω, which is a problem. was there.
そのため、ゲートライン４のドライブ能力が低くて、多
くのトランジスタをドライブすることができず、よって
画素電極２の数を増やすことが困難であった。また、ゲ
ートライン４の低抵抗化を図ろうとすると、どうしても
そのライン幅を広くしなければならず、よって高密度化
が困難になった。このような理由により、従来は、薄膜
トランジスタパネルの高性能化が阻まれていた。Therefore, the driving ability of the gate line 4 is low and it is not possible to drive many transistors, making it difficult to increase the number of pixel electrodes 2. Further, in order to reduce the resistance of the gate line 4, the line width must be increased, which makes it difficult to increase the density. For these reasons, conventionally, it has been difficult to improve the performance of thin film transistor panels.
一方、ゲートライン４の材料として銅（Ｃｕ）を用いれ
ば低抵抗化が可能であるが、銅は基板１との密着性が悪
くて剥がれやすく、しかも表面が酸化されやすくて他の
配線との電気的接続が得にくいという問題点があるため
、これまでのところ銅を用いてゲートラインを形成する
ことは行われていない。On the other hand, if copper (Cu) is used as the material for the gate line 4, it is possible to lower the resistance, but copper has poor adhesion to the substrate 1 and easily peels off, and its surface is easily oxidized, making it difficult to connect with other wiring. Copper has not been used to form gate lines so far because it is difficult to make electrical connections.
なお、上述した問題点は、薄膜トランジスタパネルにお
いて生じるのみならず、ガラスや石英等の絶縁性基板上
に形成された金属配線層を有する各種の分野において生
じていた。Note that the above-mentioned problems occur not only in thin film transistor panels, but also in various fields having metal wiring layers formed on insulating substrates such as glass and quartz.
本発明は、上記従来の問題点に鑑みてなされたものであ
り、その目的は、大幅な低抵抗化を実現することができ
、しかも絶縁性基板との密着性及び表面の耐酸化性にも
優れた配線層の構造を提供することにある。The present invention has been made in view of the above-mentioned conventional problems, and its purpose is to achieve a significant reduction in resistance, and also to improve adhesion to an insulating substrate and oxidation resistance of the surface. The purpose is to provide an excellent wiring layer structure.
本発明は、絶縁性の基板上に形成される配線層の構造に
おいて、前記配線層を、前記基板上に第１の金属層、第
２の金属層及び第３の金属層を順次積層してなる３層構
造とし、しかも、前記第１の金属層の材料として白銅（
ＮｉＣｕ）、クロム（Ｃｒ）、ニッケル（Ｎｊ）、タン
タル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（ＡＩ）
、モリブデン（Ｍｏ）及びタングステン（Ｗ）の中の１
つを使用し、前記第２の金属層の材料として銅（Ｃｕ）
を使用し、前記第３の金属層の材料として白銅（ＮｉＣ
ｕ）、クロム（Ｃｒ）、ニッケル（Ｎｉ）、タンタル（
Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａ１）、モリ
ブデン（Ｍｏ）及びタングステン（Ｗ）の中の１つを使
用することを特徴とするものである。The present invention provides a structure of a wiring layer formed on an insulating substrate, in which the wiring layer is formed by sequentially laminating a first metal layer, a second metal layer, and a third metal layer on the substrate. In addition, the first metal layer is made of cupronickel (
NiCu), chromium (Cr), nickel (Nj), tantalum (Ta), titanium (Ti), aluminum (AI)
, molybdenum (Mo) and tungsten (W).
Copper (Cu) is used as the material of the second metal layer.
using cupronickel (NiC) as the material of the third metal layer.
u), chromium (Cr), nickel (Ni), tantalum (
It is characterized by using one of Ta), titanium (Ti), aluminum (A1), molybdenum (Mo) and tungsten (W).
上記第１及び第３の金属層の材料として用いる白銅、ク
ロム、ニッケル、タンタル、チタン、アルミニウム、モ
リブデン及びタングステンは、いずれも、銅との密着性
は勿論ながら、ガラス基板や石英基板との密着性にも優
れ、しかも酸化しにくいという性質を持っている。よっ
て、このような材料でできた第１、第３の金属層によっ
て、銅でできた第２の金属層を挾み込んで３層構造とす
れば、第２の金属層（銅層）と基板との密着性が高まり
、かつ表面の酸化も防止される。しかも、第２の金属層
が銅でできていることから、従来のクロムやタンタルの
みからなる高抵抗の配線層と比較して、著しく低抵抗の
配線層を実現することが可能になる。Cupronickel, chromium, nickel, tantalum, titanium, aluminum, molybdenum, and tungsten used as materials for the first and third metal layers have excellent adhesion not only to copper but also to glass substrates and quartz substrates. It has excellent properties and is resistant to oxidation. Therefore, if the second metal layer made of copper is sandwiched between the first and third metal layers made of such materials to form a three-layer structure, the second metal layer (copper layer) Adhesion to the substrate is improved and surface oxidation is also prevented. Moreover, since the second metal layer is made of copper, it is possible to realize a wiring layer with significantly lower resistance than the conventional high-resistance wiring layer made only of chromium or tantalum.
以下、本発明の実施例について、図面を参照しながら説
明する。Embodiments of the present invention will be described below with reference to the drawings.
第１図は、第４図に示した従来の薄膜トランジスタのゲ
ート電極（ゲートライン）に本発明の一実施例を適用し
て得られる薄膜トランジスタの断面図である。FIG. 1 is a sectional view of a thin film transistor obtained by applying an embodiment of the present invention to the gate electrode (gate line) of the conventional thin film transistor shown in FIG.
同図において、ガラスや石英でできた絶縁性の基板１上
には、膜厚５０人程度の第１の金属層１２ａ、膜厚２０
０人程程度第２の金属層１２ｂ、及び膜厚５０人程度の
第３の金属層１２ｃを順次積層してなる、全体の膜厚が
３００人程程度３層構造のゲート電極１２が形成されて
いる。そして、この中で最も厚い第２の金属層１２ｂば
銅（Ｃｕ）でできており、この上下面を覆って薄く形成
された第１及び第３の金属層１２ａ、１２ｃは銅（Ｃｕ
）中に１５重量％のニッケル（Ｎｉ）を含まゼてなる白
銅（ＮｉＣｕ）でできている。なお、ゲート電極１２か
ら延びているゲートラインも、このゲート電極１２と同
一の３層構造からなっている。In the figure, on an insulating substrate 1 made of glass or quartz, there is a first metal layer 12a with a thickness of about 50 mm, and a first metal layer 12a with a thickness of about 20 mm.
A gate electrode 12 having a three-layer structure with a total thickness of about 300 layers is formed by sequentially laminating a second metal layer 12b of about 0 layers and a third metal layer 12c of about 50 layers of film thickness. ing. The second metal layer 12b, which is the thickest among them, is made of copper (Cu), and the first and third metal layers 12a and 12c, which are thinly formed to cover the upper and lower surfaces of this metal layer 12b, are made of copper (Cu).
) is made of cupronickel (NiCu) containing 15% by weight of nickel (Ni). Note that the gate line extending from the gate electrode 12 also has the same three-layer structure as the gate electrode 12.
その他の構造は、第４図に示した従来の薄膜トランジス
タと同様である。すなわち、上記ゲート電極１２上を含
む基板１上の全面が、シリコン窒化膜（ＳｉＮ）からな
るゲート絶縁膜７で覆われ、その上の所定領域には、ａ
−５ｉ （アモルファスシリコン）からなるａ−５ｔ半
導体層８が設けられ、更にａＳｉ半導体層８上の両側に
は、ａ−５ｉ中にｎ型不純物が高濃度に混入されたｎ
’−ａ−５ｉ半導体層からなるコンタクト層９を介して
、クロムやタンクルでできたソース電極１０及びドレイ
ン電極１１が形成されている。そして、ソース電極１０
には、画素電極２の一端が接続されている。The other structure is similar to the conventional thin film transistor shown in FIG. That is, the entire surface of the substrate 1 including the top of the gate electrode 12 is covered with a gate insulating film 7 made of a silicon nitride film (SiN), and a predetermined area on the gate insulating film 7 is covered with a
An a-5t semiconductor layer 8 made of -5i (amorphous silicon) is provided, and on both sides of the aSi semiconductor layer 8, an n-type semiconductor layer 8 made of a-5i (amorphous silicon) is formed.
A source electrode 10 and a drain electrode 11 made of chromium or tankle are formed through a contact layer 9 made of a '-a-5i semiconductor layer. And source electrode 10
One end of the pixel electrode 2 is connected to.
次に、基板１上に３層構造のゲート電極１２を形成する
ための製造方法の一例を、第２図に基づき以下に述べる
。Next, an example of a manufacturing method for forming the three-layer gate electrode 12 on the substrate 1 will be described below with reference to FIG.
まず、第２図（ａ）に示すように、基板１上の全面に、
スパッタリング法を用いて白銅、銅、白銅の順で、それ
ぞれの膜厚がほぼ５０人、２００人、５０人となるよう
に順次堆積させることにより、第１の金属層（白銅）１
２ａ、第２の金属層（銅）１２ｂ、第３の金属層（白銅
）１２ｃからなる３層膜を形成する。First, as shown in FIG. 2(a), on the entire surface of the substrate 1,
A first metal layer (cupronickel) 1 is formed by sequentially depositing cupronickel, copper, and cupronickel using a sputtering method so that the respective film thicknesses are approximately 50, 200, and 50.
A three-layer film consisting of a metal layer 2a, a second metal layer (copper) 12b, and a third metal layer (cupronickel) 12c is formed.
続いて、上記の３層膜を一括してフォＩ−リソグラフィ
法でパターニングすることにより、第２図（ｂ）に示す
ように、上記第１〜第３の金属層１２ａ、１２ｂ、１２
ｃからなる３層構造のゲート電極１２及びゲートライン
を形成する。上記パターニングの際に使用するエツチン
グは、例えば５％硝酸水溶液によるウェットエツチング
、若しくはイオンミリングによるドライエツチングで行
う。Subsequently, by patterning the three-layer film all at once using photolithography, the first to third metal layers 12a, 12b, 12 are formed as shown in FIG. 2(b).
A gate electrode 12 and a gate line having a three-layer structure made of c are formed. The etching used in the patterning is, for example, wet etching using a 5% nitric acid aqueous solution or dry etching using ion milling.
本実施例によれば、ゲート電極１２及びこれから延びる
ゲートラインを３層構造とし、その中で最も厚い第２の
金属層１２ｂの材料として、低抵抗配線材料である銅を
使用したことから、著しい低抵抗化が可能である。例え
ば、第１、第２、第３の金属層１２ａ、１２ｂ、１２ｃ
の膜厚をそれぞれ５０人、２００人、５０人とし、全体
の膜厚３００人の極薄の３層構造とした場合であっても
、そのシート抵抗は１．５Ωと非常に低く、よって従来
のゲート電極（ゲートライン）の膜厚１００ ｎｍより
も相当に薄いにもかかわらず、従来のシート抵抗７〜１
０Ωと比較すると著しい低抵抗化が実現される。According to this embodiment, the gate electrode 12 and the gate line extending therefrom have a three-layer structure, and the thickest second metal layer 12b is made of copper, which is a low-resistance wiring material. Low resistance is possible. For example, the first, second, and third metal layers 12a, 12b, 12c
Even if the film thicknesses are 50, 200, and 50, respectively, and the total film thickness is 300, the sheet resistance is very low at 1.5Ω, and therefore the conventional Although the film thickness of the gate electrode (gate line) is considerably thinner than 100 nm, the conventional sheet resistance is 7 to 1.
A significant reduction in resistance is achieved when compared to 0Ω.
しかも、銅でできた第２の金属層１２ｂの基板側と表面
側が、それぞれ白銅でできた第１と第２の金属層１２ａ
、１２ｃで覆われており、この白銅が銅との密着性及び
ガラス基板や石英基板との密着性が高く、しかも酸化し
にくいという性質を持っている。このことから、第２の
金属層１２ｂと基板１とは第１の金属層１２ ａによっ
て確実に密着され、しかも第２の金属層１２ｂの表面の
酸化は第３の金属層１２ｃによって確実に防止される。Moreover, the substrate side and the surface side of the second metal layer 12b made of copper are respectively connected to the first and second metal layers 12a made of cupronickel.
, 12c, and this cupronickel has the property of having high adhesion to copper and to glass substrates and quartz substrates, and is resistant to oxidation. From this, the second metal layer 12b and the substrate 1 are reliably attached to each other by the first metal layer 12a, and oxidation of the surface of the second metal layer 12b is reliably prevented by the third metal layer 12c. be done.
なお、第１の金属層１２ ａの膜厚が５０人程度あれば
、十分な密着性を得ることができ、また第３の金属層１
２ｃの膜厚も５０人程度あれば、十分な耐酸化性を得る
ことができる。Note that if the thickness of the first metal layer 12a is approximately 50, sufficient adhesion can be obtained, and the thickness of the third metal layer 12a is approximately 50 mm.
If the film thickness of 2c is about 50, sufficient oxidation resistance can be obtained.
従って、ゲート電極１２（及びゲートライン）０
の基板１との密着性及び表面の耐酸化性を高く保持した
まま、上記ゲート電極１２（及びゲートライン）の大幅
な低抵抗化を実現することができる。Therefore, it is possible to significantly reduce the resistance of the gate electrode 12 (and gate line) while maintaining high adhesion of the gate electrode 12 (and gate line) with the substrate 1 and high oxidation resistance of the surface. can.
このように、特にゲートラインの著しい低抵抗化を可能
にしたことにより、薄膜トランジスタパネルにおけるゲ
ートラインのドライブ能力が向上し、数多くの薄膜トラ
ンジスタをドライブできるようになり、よって画素電極
の数を増やすことができる。また、ゲートラインの幅を
狭くしても、従来のクロムやタンタルでできたゲートラ
インよりも低抵抗化が図れるので、薄膜トランジスタの
高密度化が可能である。これらのことから、本実施例を
適用した薄膜トランジスタパネルでは、その高性能化が
可能となる。In this way, by making it possible to significantly reduce the resistance of the gate line in particular, the drive ability of the gate line in the thin film transistor panel has improved, making it possible to drive a large number of thin film transistors, and thus increasing the number of pixel electrodes. can. Further, even if the width of the gate line is narrowed, the resistance can be lowered than that of conventional gate lines made of chromium or tantalum, so it is possible to increase the density of thin film transistors. For these reasons, it is possible to improve the performance of the thin film transistor panel to which this embodiment is applied.
また、ゲート電極１２及びゲートラインを３００人程程
度極薄い構造にしても、上記のように低抵抗化が可能で
あることから、ゲート電極１２及びゲートライン上を絶
縁膜を介して横切るドレイン電極１１やドレインライン
（第３図参照）の段差を小さくできる。そのため、従来
から上記の段差部分で生じているゲートラインとドレイ
ンラインとの短絡やドレインラインの断線等の問題を低
減することができ、よって歩留りの向上を図ることも可
能である。Furthermore, even if the gate electrode 12 and the gate line are made to have an extremely thin structure of about 300 layers, it is possible to reduce the resistance as described above. 11 and the drain line (see FIG. 3) can be made smaller. Therefore, problems such as short-circuiting between the gate line and drain line and disconnection of the drain line, which conventionally occur at the step portion, can be reduced, and it is also possible to improve the yield.
なお、上記実施例は本発明をゲートラインに適用した場
合であるが、薄膜トランジスタのタイプによってはドレ
インラインが基板上に形成される場合があり、このよう
な場合にはドレインラインに本発明を適用することがで
きる。また、本発明は、上述したような薄膜トランジス
タパネルのゲートラインやドレインラインに適用できる
だけでなく、ガラスや石英等の絶縁性基板上に形成され
る様々な配線層に適用することができ、例えばメモリ機
能を持たせた薄膜トランジスタを絶縁性基板上にマトリ
クス状に配列した構造を持つメモリ装置に使用される配
線層にも適用することができる。Note that the above embodiment is a case where the present invention is applied to a gate line, but depending on the type of thin film transistor, the drain line may be formed on the substrate, and in such a case, the present invention may be applied to the drain line. can do. Furthermore, the present invention can be applied not only to the gate line and drain line of a thin film transistor panel as described above, but also to various wiring layers formed on an insulating substrate such as glass or quartz. It can also be applied to a wiring layer used in a memory device having a structure in which functional thin film transistors are arranged in a matrix on an insulating substrate.
また、銅でできた第２の金属層を両側から挾み込む第１
及び第３の金属層の材料としては、上述した白銅に他に
も、クロム、ニッケル、タンタル、１
１２
チタン、アルミニウム、モリブデン、タングステンを使
用することができ、また、第１の金属層と第２の金属層
の材料が互いに同じである必要もない。In addition, a first metal layer sandwiching a second metal layer made of copper from both sides is used.
In addition to the above-mentioned cupronickel, chromium, nickel, tantalum, 1 12 titanium, aluminum, molybdenum, and tungsten can be used as the material for the first metal layer and the third metal layer. It is also not necessary that the materials of the two metal layers be the same.
本発明の配線構造によれば、低抵抗材料である銅を中央
層とする３層構造とし、その基板側の層に基板との密着
性の高い材料を使用すると共に、最表面層に酸化しにく
い材料を使用したことにより、基板との密着性及び表面
の耐酸化性を高く保持したまま、著しい低抵抗化を実現
することができる。従って、例えば薄膜トランジスタパ
ネルのように薄膜トランジスタを使用した各種デバイス
に本発明を適用すれば、配線層の低抵抗化に伴い、その
デバイスの高性能化が可能となる。According to the wiring structure of the present invention, it has a three-layer structure with copper, which is a low resistance material, as the central layer, and a material with high adhesion to the substrate is used for the layer on the substrate side, and the outermost layer is oxidized. By using a material that is difficult to resist, it is possible to achieve a significant reduction in resistance while maintaining high adhesion to the substrate and high oxidation resistance of the surface. Therefore, if the present invention is applied to various devices using thin film transistors, such as thin film transistor panels, the performance of the devices can be improved as the resistance of the wiring layer is reduced.
第１図は薄膜トランジスタパネルのゲートライン（ゲー
ト電極）に本発明の一実施例を適用して得られる薄膜ト
ランジスタの断面図、
第２図（ａ）及びら）は同実施例のゲートライン（ゲー
ト電極）を形成するための製造方法を示す製造工程図、
第３図はアクティブマトリクス型の液晶表示装置に使用
される一般的な薄膜トランジスタパネルの平面図、
第４図は従来の薄膜トランジスタパネルにおける薄膜ト
ランジスタの断面図である。
１・・・絶縁性基板、
３・・・”７ｍ膜トランジスタ、
４・・・ゲートライン、
５・・・ドレインライン、
７・・・ゲート絶縁膜、
８・・・ａ−５ｔ半導体層、
９・・・コンタクト層、
１０・・・ソース電極、
１１・・・ドレイン電極、
１２・・・ゲート電極、
１２ａ・・・第１の金属層、
１２ｂ・・・第２の金属層、
１２ｃ・・・第３の金属層。
３
４FIG. 1 is a cross-sectional view of a thin film transistor obtained by applying an embodiment of the present invention to the gate line (gate electrode) of a thin film transistor panel, and FIG. ), Figure 3 is a plan view of a general thin film transistor panel used in active matrix liquid crystal display devices, and Figure 4 is a cross section of a thin film transistor in a conventional thin film transistor panel. It is a diagram. DESCRIPTION OF SYMBOLS 1... Insulating substrate, 3... 7m film transistor, 4... Gate line, 5... Drain line, 7... Gate insulating film, 8... A-5T semiconductor layer, 9 ... Contact layer, 10... Source electrode, 11... Drain electrode, 12... Gate electrode, 12a... First metal layer, 12b... Second metal layer, 12c...・Third metal layer. 3 4
Claims (1)
層及び第３の金属層を順次積層してなる３層構造とし、
前記第１の金属層の材料として白銅、クロム、ニッケル
、タンタル、チタン、アルミニウム、モリブデン及びタ
ングステンの中の１つを使用し、前記第２の金属層の材
料として銅を使用し、前記第３の金属層の材料として白
銅、クロム、ニッケル、タンタル、チタン、アルミニウ
ム、モリブデン及びタングステンの中の１つを使用する
ことを特徴とする配線層の構造。[Claims] In the structure of a wiring layer formed on an insulating substrate, the wiring layer is formed by sequentially laminating a first metal layer, a second metal layer, and a third metal layer on the substrate. It has a three-layer structure consisting of
one of cupronickel, chromium, nickel, tantalum, titanium, aluminum, molybdenum, and tungsten is used as the material of the first metal layer; copper is used as the material of the second metal layer; A wiring layer structure characterized in that one of cupronickel, chromium, nickel, tantalum, titanium, aluminum, molybdenum, and tungsten is used as a material for the metal layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28935989A JP2869893B2 (en) | 1989-11-07 | 1989-11-07 | Semiconductor panel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28935989A JP2869893B2 (en) | 1989-11-07 | 1989-11-07 | Semiconductor panel |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03152807A true JPH03152807A (en) | 1991-06-28 |
| JP2869893B2 JP2869893B2 (en) | 1999-03-10 |
Family
ID=17742186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28935989A Expired - Lifetime JP2869893B2 (en) | 1989-11-07 | 1989-11-07 | Semiconductor panel |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2869893B2 (en) |
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