JPH03148939A - パケット送信装置 - Google Patents
パケット送信装置Info
- Publication number
- JPH03148939A JPH03148939A JP1286242A JP28624289A JPH03148939A JP H03148939 A JPH03148939 A JP H03148939A JP 1286242 A JP1286242 A JP 1286242A JP 28624289 A JP28624289 A JP 28624289A JP H03148939 A JPH03148939 A JP H03148939A
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- JP
- Japan
- Prior art keywords
- circuit
- transmission
- packet
- input
- pulse
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 238000010586 diagram Methods 0.000 description 5
- 230000001105 regulatory effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000012935 Averaging Methods 0.000 description 1
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Landscapes
- Data Exchanges In Wide-Area Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパケット送信装置に関し、特に流量規制が可能
なパケット送信装置に関する。
なパケット送信装置に関する。
従来のパケット送信装置では一送信したパケットに対す
る受信側からの可否の応答により後続パケットの送信の
可否を判断するよう流量制御している。
る受信側からの可否の応答により後続パケットの送信の
可否を判断するよう流量制御している。
上述した従来とパケット送信装置では、流量制御時に送
信装置における処理量の増加により高速な伝送が不可能
になるという欠点がある。
信装置における処理量の増加により高速な伝送が不可能
になるという欠点がある。
本発明のパケット送信装置は、入力バゲットを伝送路に
送出する送信回路と、前記パケットを送信するごとにパ
ルスを発生する少くとも１回のパルス発生回路と、各該
パルス発生回路に接続されたディジタルフィルタと、該
ディジタルフィルタと、該ディジタルフィルタの出力信
号とあらかじめ定められた値とをそれぞれ比較する少な
くとも１個の比較回路と、該比較回路で前記ディジタル
フィルタの出力値があらかじめ定められた値を越えたと
判断された場合に対応する前記パケットの内容を廃棄す
る制御バスとを備えている。
送出する送信回路と、前記パケットを送信するごとにパ
ルスを発生する少くとも１回のパルス発生回路と、各該
パルス発生回路に接続されたディジタルフィルタと、該
ディジタルフィルタと、該ディジタルフィルタの出力信
号とあらかじめ定められた値とをそれぞれ比較する少な
くとも１個の比較回路と、該比較回路で前記ディジタル
フィルタの出力値があらかじめ定められた値を越えたと
判断された場合に対応する前記パケットの内容を廃棄す
る制御バスとを備えている。
次に、本発明について図面を参照して説明する。
第１図は本発明第１の実施例のブロク図である。同図に
おいて、端子ｌからパケットが入力される。端子１には
端末、パケット中継装置、パケット交換機などが接続さ
れる。入力されたパケットは送信回路に入力される。送
信回路２に於いて後述のごとく送信可能状態にあれば、
パケットを端子３を介して伝送路に出力する。送信回路
３からの出力は、分岐してパルス発生回路５にも、入力
される。パルス発生回路５は、パケットが入力するごと
に一定のパルスを出力する。出力されたパルスは、ディ
ジタルフィルタ６に入力される。
おいて、端子ｌからパケットが入力される。端子１には
端末、パケット中継装置、パケット交換機などが接続さ
れる。入力されたパケットは送信回路に入力される。送
信回路２に於いて後述のごとく送信可能状態にあれば、
パケットを端子３を介して伝送路に出力する。送信回路
３からの出力は、分岐してパルス発生回路５にも、入力
される。パルス発生回路５は、パケットが入力するごと
に一定のパルスを出力する。出力されたパルスは、ディ
ジタルフィルタ６に入力される。
ディジタルフィルタは、例えば第２図に示すごとく加算
機６０．遅延機６１．乗算機６２から成る１次フィルタ
で構成され、入力の平滑化効果を持つ、この平滑出力信
号は、端子４に接定された一定値と比較回路７にて比較
される。もしも平滑出力が一定値を上回る場合に既に決
められた以上のトラビックが入力されたと判断し、送信
不能状態とする。さもなければ送信可能状態と判断する
。
機６０．遅延機６１．乗算機６２から成る１次フィルタ
で構成され、入力の平滑化効果を持つ、この平滑出力信
号は、端子４に接定された一定値と比較回路７にて比較
される。もしも平滑出力が一定値を上回る場合に既に決
められた以上のトラビックが入力されたと判断し、送信
不能状態とする。さもなければ送信可能状態と判断する
。
この比較出力送信号は送信回路２に入力され、送信回路
２は、送信不能状態時に入力されたパケットを廃棄し、
送信可能状態時に入力されたパケットは直ちに端子３を
介して出力する。
２は、送信不能状態時に入力されたパケットを廃棄し、
送信可能状態時に入力されたパケットは直ちに端子３を
介して出力する。
第３図は本発明の第２の実施例のブロック図である。本
実施例は、第１の実施例における端子１および送信回路
２の間に一時記憶用の記憶回路８を介設した構成を有す
る。端子１から入力されたパケットは記憶回路８に入力
される。記憶回路８に於いて後述のごとく送信可能状態
にあればパケットを送信回路２へ出力さる。送信回路２
に入力したパケットは端子３を介して伝送路に出力する
。送信回路２からの出力は分岐しパルス発生回路５にも
入力される。出力されたパルス、ディジタルフィルタ６
に入力される。ディジタルフィルタは６の平滑出力は端
子４に設定された一定値と比較回路７にて比較される。
実施例は、第１の実施例における端子１および送信回路
２の間に一時記憶用の記憶回路８を介設した構成を有す
る。端子１から入力されたパケットは記憶回路８に入力
される。記憶回路８に於いて後述のごとく送信可能状態
にあればパケットを送信回路２へ出力さる。送信回路２
に入力したパケットは端子３を介して伝送路に出力する
。送信回路２からの出力は分岐しパルス発生回路５にも
入力される。出力されたパルス、ディジタルフィルタ６
に入力される。ディジタルフィルタは６の平滑出力は端
子４に設定された一定値と比較回路７にて比較される。
もしも平滑出力が一定値を上回る場合には、既に決めら
れた以上のトラヒックが入力されたと判断し、送信不能
状態とする。さもなければ送信可能状態と判断する。こ
の比較出力は記憶回路８に入力され、記憶回路８におい
ては送信不能状態時にはパケットの出力が禁止され、送
信可能状態時には記憶されたパケットが順次出力される
。
れた以上のトラヒックが入力されたと判断し、送信不能
状態とする。さもなければ送信可能状態と判断する。こ
の比較出力は記憶回路８に入力され、記憶回路８におい
ては送信不能状態時にはパケットの出力が禁止され、送
信可能状態時には記憶されたパケットが順次出力される
。
第４図は本発明の第３の実施例のブロック図である。本
実施例は第１の実施例におけるパルス発生回路５の出力
パルス複数分岐（２分岐）して、パケットの短時間及び
長時間での各平均情報量により流量規制できるようにし
た構成を有する。すなわちパルス発生回路５から出力さ
れたパルスは、ディジタルフィルタ６１．６２に入力さ
れる。単位時間当たりの送信情報量は、例えば１ミリ秒
以内に送りうるパケット数は１０個以内、１秒以内に送
り得るパケット数は１０００個以内という指定の方法が
とられる。比較的周期的に発生するパケットに対しては
、長い時間の平均情報量にて規制し得るが、バースト的
に発生するものに対して長時間平均のみを与えると、短
時間にバースト的に発生したものを平均化することによ
り、送信時間が長くかかりすぎる、あるいは逆に一時的
に多数のパケットを送出してしまうことにより網全体と
して許容し得るトラッヒク量を越えてしまう等の弊害が
生ずる。そこで、より短時間の平均を考慮することによ
り網の流量を一層精密に制御し得る。このような単位時
間の違いはディジタルフィルタ６１．６２の時定数の違
い、すなわち第２図における乗数αの値の違いにより表
せれる。ディジタルフィルタ６１．６２の平滑出力信号
は、それぞれ端子４１．４２に設定された一定値と比較
回路７１．７２にて比較される。もしも平滑出力のうち
どえかが一定値を上回る場合には、既に決められた以上
のトラヒックが入力されたと判断し、送信不能状態とす
る。さもなければ送信可能状態と判断する。この各比較
出力は送信回路２に入力され、送信回路２においては送
信子能状憇時に入力されたパケットは廃棄され、送信可
能状態時に入力されたパケットは直ちに端子６を介し出
力される。
実施例は第１の実施例におけるパルス発生回路５の出力
パルス複数分岐（２分岐）して、パケットの短時間及び
長時間での各平均情報量により流量規制できるようにし
た構成を有する。すなわちパルス発生回路５から出力さ
れたパルスは、ディジタルフィルタ６１．６２に入力さ
れる。単位時間当たりの送信情報量は、例えば１ミリ秒
以内に送りうるパケット数は１０個以内、１秒以内に送
り得るパケット数は１０００個以内という指定の方法が
とられる。比較的周期的に発生するパケットに対しては
、長い時間の平均情報量にて規制し得るが、バースト的
に発生するものに対して長時間平均のみを与えると、短
時間にバースト的に発生したものを平均化することによ
り、送信時間が長くかかりすぎる、あるいは逆に一時的
に多数のパケットを送出してしまうことにより網全体と
して許容し得るトラッヒク量を越えてしまう等の弊害が
生ずる。そこで、より短時間の平均を考慮することによ
り網の流量を一層精密に制御し得る。このような単位時
間の違いはディジタルフィルタ６１．６２の時定数の違
い、すなわち第２図における乗数αの値の違いにより表
せれる。ディジタルフィルタ６１．６２の平滑出力信号
は、それぞれ端子４１．４２に設定された一定値と比較
回路７１．７２にて比較される。もしも平滑出力のうち
どえかが一定値を上回る場合には、既に決められた以上
のトラヒックが入力されたと判断し、送信不能状態とす
る。さもなければ送信可能状態と判断する。この各比較
出力は送信回路２に入力され、送信回路２においては送
信子能状憇時に入力されたパケットは廃棄され、送信可
能状態時に入力されたパケットは直ちに端子６を介し出
力される。
第５図は本発明の第４の実施例のブロック図である。本
実施例は、第１の実施例における入力パケットを仮想回
線ごとに分岐して、おのおの流量規制できるようにした
改正を有する。すなわち、端子１から入力されたパケッ
トは識別分岐回路９に入力される。入力パケットのフォ
ーマットには仮想回線識別番号が含まれており、識別分
岐回路９においてはこの仮想回線識別番号を解読し、該
当する出録分岐される。分岐された各出力は、それぞれ
記憶回路８１および記憶回路８２に入力し一時記憶され
る。各記憶回路８１．８２に於いて後述のごとく送伝可
能状態にあれば、パケットを出力する。記憶回路８１．
８２の各出力は送信回路２０に入力し、送信回路２０に
てバス結合され端子３を介して伝送路に出力する。記憶
回路８１．８２からの出力はそれぞれパルス発生回路５
１．５２にも入力されており、パルス発生回路５１．５
２はベケットが入力するごとに一定のパルスを出力する
。出力されたパルスは、それぞれディジタルフィルタ６
１．６２に入力される。ディジタルフィルタ６１．６２
の平滑出力は端子４１および４２に設定された一定値と
比較回路７１および７２にて比較される。もしも平滑出
力が一定値を上回る場合には、既に決められた以上のト
ラビックが入力されたと判断し、当該記憶回路を送信不
能状態とする。さもなければ送信可能状態と判断する。
実施例は、第１の実施例における入力パケットを仮想回
線ごとに分岐して、おのおの流量規制できるようにした
改正を有する。すなわち、端子１から入力されたパケッ
トは識別分岐回路９に入力される。入力パケットのフォ
ーマットには仮想回線識別番号が含まれており、識別分
岐回路９においてはこの仮想回線識別番号を解読し、該
当する出録分岐される。分岐された各出力は、それぞれ
記憶回路８１および記憶回路８２に入力し一時記憶され
る。各記憶回路８１．８２に於いて後述のごとく送伝可
能状態にあれば、パケットを出力する。記憶回路８１．
８２の各出力は送信回路２０に入力し、送信回路２０に
てバス結合され端子３を介して伝送路に出力する。記憶
回路８１．８２からの出力はそれぞれパルス発生回路５
１．５２にも入力されており、パルス発生回路５１．５
２はベケットが入力するごとに一定のパルスを出力する
。出力されたパルスは、それぞれディジタルフィルタ６
１．６２に入力される。ディジタルフィルタ６１．６２
の平滑出力は端子４１および４２に設定された一定値と
比較回路７１および７２にて比較される。もしも平滑出
力が一定値を上回る場合には、既に決められた以上のト
ラビックが入力されたと判断し、当該記憶回路を送信不
能状態とする。さもなければ送信可能状態と判断する。
この各比較出力はそれぞれ記憶回路８１および８２に入
力され記憶回路８１゜８２においては送信不能状態であ
ればパケットの出力は中断され、他出力ととの調停のも
と順次端子３を介して出力される。
力され記憶回路８１゜８２においては送信不能状態であ
ればパケットの出力は中断され、他出力ととの調停のも
と順次端子３を介して出力される。
以上説明した通り本発明は、パケットの送信量を計測す
ることにより簡単な流量制御を与え、よって流量が多い
高速なパケット伝送網を構成できる効果をもつ。
ることにより簡単な流量制御を与え、よって流量が多い
高速なパケット伝送網を構成できる効果をもつ。
図面の簡単な説明
第１図〜第５図は本発明の実施例を示すブロック図であ
る。
る。
１．３．４．４１．４２−・・端子、２，２０−・・送
信回路−５，５１，５２−・パルス発生回路、６゜６１
．６２−−・ディジタルフィルタ、７，７１゜７２・・
・比較回路、８，８１．８２・・・記憶回路、９・−・
識別分岐回路。
信回路−５，５１，５２−・パルス発生回路、６゜６１
．６２−−・ディジタルフィルタ、７，７１゜７２・・
・比較回路、８，８１．８２・・・記憶回路、９・−・
識別分岐回路。
Claims (1)
- 入力パケットを伝送路に送出する送信回路と、前記パケ
ットを送信するごとにパルスを発生する少くとも１回の
パルス発生回路と、各該パルス発生回路に接続されたデ
ィジタルフィルタと、該ディジタルフィルタと、該ディ
ジタルフィルタの出力信号とあらかじめ定められた値と
をそれぞれ比較する少なくとも１個の比較回路と、該比
較回路で前記ディジタルフィルタの出力値があらかじめ
定められた値を越えたと判断された場合に対応する前記
パケットの内容を廃棄する制御パスとを備えていること
を特徴とするパケット送信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286242A JPH03148939A (ja) | 1989-11-02 | 1989-11-02 | パケット送信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1286242A JPH03148939A (ja) | 1989-11-02 | 1989-11-02 | パケット送信装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03148939A true JPH03148939A (ja) | 1991-06-25 |
Family
ID=17701824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1286242A Pending JPH03148939A (ja) | 1989-11-02 | 1989-11-02 | パケット送信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03148939A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03280754A (ja) * | 1990-03-29 | 1991-12-11 | Nec Corp | パケット端末装置 |
| WO2012046286A1 (ja) * | 2010-10-04 | 2012-04-12 | エンパイア テクノロジー ディベロップメント エルエルシー | 情報処理装置およびプログラム |
-
1989
- 1989-11-02 JP JP1286242A patent/JPH03148939A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03280754A (ja) * | 1990-03-29 | 1991-12-11 | Nec Corp | パケット端末装置 |
| WO2012046286A1 (ja) * | 2010-10-04 | 2012-04-12 | エンパイア テクノロジー ディベロップメント エルエルシー | 情報処理装置およびプログラム |
| JP5180368B2 (ja) * | 2010-10-04 | 2013-04-10 | エンパイア テクノロジー ディベロップメント エルエルシー | 情報処理装置、パケット通信方法、課金方法、及びプログラム |
| US9087351B2 (en) | 2010-10-04 | 2015-07-21 | Empire Technology Development Llc | Flat rate pricing with packet-frequency-aware billing system for mobile broadband communication |
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