JPH03146878A - コンパレータ - Google Patents
コンパレータInfo
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- JPH03146878A JPH03146878A JP1282985A JP28298589A JPH03146878A JP H03146878 A JPH03146878 A JP H03146878A JP 1282985 A JP1282985 A JP 1282985A JP 28298589 A JP28298589 A JP 28298589A JP H03146878 A JPH03146878 A JP H03146878A
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- 239000003990 capacitor Substances 0.000 claims abstract description 17
- 238000001514 detection method Methods 0.000 claims description 3
- 230000006866 deterioration Effects 0.000 abstract description 21
- 230000003247 decreasing effect Effects 0.000 abstract description 5
- 230000003321 amplification Effects 0.000 abstract 1
- 238000003199 nucleic acid amplification method Methods 0.000 abstract 1
- 230000007423 decrease Effects 0.000 description 7
- 230000005855 radiation Effects 0.000 description 3
- 101100428764 Drosophila melanogaster vret gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 1
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はコンパレータに係り、特に、素子の劣化に対す
る補償系を有することを特徴とするＭＯ８ＩＣのチョッ
パ形コンパレータ。
る補償系を有することを特徴とするＭＯ８ＩＣのチョッ
パ形コンパレータ。
従来のチョッパ形ＭＯＳコンパレータは、特開昭５８−
２０４６１８の第１図に示されている。
２０４６１８の第１図に示されている。
すなわち、キャパシタ及び、そのキャパシタの一端に２
つの入力電圧が、ＭＯＳトランジスタのスイッチを介し
て接続され、また、キャパシタの他端には、ＭＯＳイン
バータの入力端が接続され、そのインバータの出力端と
入力端はＭＯＳトラン（２） ジスタのスイッチにより接続されている。本スイッチを
切換えることにより、コンパレータとして働＜ＭＯＳイ
ンバータの入出力電圧を等しくするという初期電圧設定
を行うことができる。つまり、第２図のインバータの入
出力時性４に示すように、初期電圧設定時には、インバ
ータの入出力が短縮されるため、動作点がＰＩに設定さ
れ、動作電圧が論理しきい値電圧ＶＬＴに設定される。
つの入力電圧が、ＭＯＳトランジスタのスイッチを介し
て接続され、また、キャパシタの他端には、ＭＯＳイン
バータの入力端が接続され、そのインバータの出力端と
入力端はＭＯＳトラン（２） ジスタのスイッチにより接続されている。本スイッチを
切換えることにより、コンパレータとして働＜ＭＯＳイ
ンバータの入出力電圧を等しくするという初期電圧設定
を行うことができる。つまり、第２図のインバータの入
出力時性４に示すように、初期電圧設定時には、インバ
ータの入出力が短縮されるため、動作点がＰＩに設定さ
れ、動作電圧が論理しきい値電圧ＶＬＴに設定される。
従って、ｐＭＯＳトランジスタおよびｎＭＯＳトランジ
スタのチャネル長・チャネル幅を最適設計することによ
り、初期設定電圧値において高い電圧利得を得ることが
できる。このように、コンパレータの構成要素数が少な
く、簡単なため、並列比較形および逐次比較形アナログ
／デジタル変換器に広く応用されている。
スタのチャネル長・チャネル幅を最適設計することによ
り、初期設定電圧値において高い電圧利得を得ることが
できる。このように、コンパレータの構成要素数が少な
く、簡単なため、並列比較形および逐次比較形アナログ
／デジタル変換器に広く応用されている。
上記従来のコンパレータは、宇宙・医療・原子炉等の放
射線環境下で使用された場合や、電圧ストレスが印加さ
れたときのホットキャリア現象などによるＭＯ８＋−ラ
ンジスタの素子劣化に対する（３） 配慮がなされていない。すなわち、上記素子劣化により
、ＭＯＳトランジスタのしきい値電圧が変動し、相互コ
ンダクタンスが低下するが、これにより、第２図のＭＯ
Ｓインバータの入出力特性に示すように、素子劣化が生
じる前の入出力特性４に対して、概ねｐ形ＭＯＳトラン
ジスタおよびｎ形ＭＯＳトランジスタのしきい値電圧変
化量に相当して入出力特性が変化し、素子劣化後の入出
力特性５では、初期電圧設定された動作点がＰｌ′に移
動してしまい、電圧利得の低い点で使用することとなり
、精度の低下が生じていた。
射線環境下で使用された場合や、電圧ストレスが印加さ
れたときのホットキャリア現象などによるＭＯ８＋−ラ
ンジスタの素子劣化に対する（３） 配慮がなされていない。すなわち、上記素子劣化により
、ＭＯＳトランジスタのしきい値電圧が変動し、相互コ
ンダクタンスが低下するが、これにより、第２図のＭＯ
Ｓインバータの入出力特性に示すように、素子劣化が生
じる前の入出力特性４に対して、概ねｐ形ＭＯＳトラン
ジスタおよびｎ形ＭＯＳトランジスタのしきい値電圧変
化量に相当して入出力特性が変化し、素子劣化後の入出
力特性５では、初期電圧設定された動作点がＰｌ′に移
動してしまい、電圧利得の低い点で使用することとなり
、精度の低下が生じていた。
本発明は、素子劣化が生じた後においても電圧利得の低
下を防止した高精度のコンパレータを実現することを目
的としている。
下を防止した高精度のコンパレータを実現することを目
的としている。
上記目的を遠戚するために、初期電圧設定時において、
ＭＯＳインバータの出力端の電圧を検知し、その検出結
果をＭＯＳインバータの入力端にフィードバックしたも
のである。
ＭＯＳインバータの出力端の電圧を検知し、その検出結
果をＭＯＳインバータの入力端にフィードバックしたも
のである。
また、ＭＯＳインバータの初期電圧設定時の電（４）
圧利得低下を防止するために、ＭＯＳインバータの検知
された出力端電圧と基準電圧を比較する比較器を形成し
ている。
された出力端電圧と基準電圧を比較する比較器を形成し
ている。
また、ＭＯＳインバータの初期電圧設定時の入出力特性
が素子劣化前後で変化しないように、ＭＯＳインバータ
の動作電流制御回路を設けている。
が素子劣化前後で変化しないように、ＭＯＳインバータ
の動作電流制御回路を設けている。
さらに、ＭＯＳトランジスタ素子劣化による初期電圧設
定不良を防止するために、ＭＯＳインバータ入出力端を
接続するＭＯ８＋−ランジスタをｐ型ＭＯＳトランジス
タとしている。
定不良を防止するために、ＭＯＳインバータ入出力端を
接続するＭＯ８＋−ランジスタをｐ型ＭＯＳトランジス
タとしている。
素子劣化後のチョッパ形ＭＯＳコンパレータでは、イン
バータの入出力特性が、第２図の時性５に示すようにな
る。素子劣化前の動作点Ｐ１と概ね等しい電圧利得を得
るためには、動作点をＰ２′に設定すればよい。そこで
、インバータの出力電圧を検知し、その値を素子劣化の
影響を受けない基準電圧Ｖ、。、と比較し、インバータ
の出力電圧がＶ ｒ ｅ ｉ となるように入力電圧を
制御する。イン（５） バークの入力電圧Ｐ１からＰ２’ へと低下するが、
出力電圧はＶ ｒ ｅ ｉに固定され、高い電圧利得の
点で動作が可能となる。
バータの入出力特性が、第２図の時性５に示すようにな
る。素子劣化前の動作点Ｐ１と概ね等しい電圧利得を得
るためには、動作点をＰ２′に設定すればよい。そこで
、インバータの出力電圧を検知し、その値を素子劣化の
影響を受けない基準電圧Ｖ、。、と比較し、インバータ
の出力電圧がＶ ｒ ｅ ｉ となるように入力電圧を
制御する。イン（５） バークの入力電圧Ｐ１からＰ２’ へと低下するが、
出力電圧はＶ ｒ ｅ ｉに固定され、高い電圧利得の
点で動作が可能となる。
また、第２図に示すＣＭＯ８形のインバータではなく、
ｐＭＯ８）−ランジスタを負荷としたｒ＋ Ｍ ＯＳ形
のインバータを用いた場合では、初期電圧設定時のイン
バータに流れる電流を制御することにより入出力特性を
変化させることができる。
ｐＭＯ８）−ランジスタを負荷としたｒ＋ Ｍ ＯＳ形
のインバータを用いた場合では、初期電圧設定時のイン
バータに流れる電流を制御することにより入出力特性を
変化させることができる。
素子劣化が生じることにより、ｎＭＯＳトランジスタの
Ｖｔｈが低下して吸い込み電流が増加し、また、ＰＭＯ
ＳトランジスタのＶｔｂが高くなり、動作電流が低下す
る。このため、論理しきい値電圧が低下するが、ここで
、ｐＭＯＳトランジスタのゲートを制御し、ｎＭＯＳト
ランジスタの吸い込み電流の増加の分だけｐＭＯ８の動
作電流を高めれば、入出力特性は概ね変化せず、電圧利
得の低下を防止することができる。
Ｖｔｈが低下して吸い込み電流が増加し、また、ＰＭＯ
ＳトランジスタのＶｔｂが高くなり、動作電流が低下す
る。このため、論理しきい値電圧が低下するが、ここで
、ｐＭＯＳトランジスタのゲートを制御し、ｎＭＯＳト
ランジスタの吸い込み電流の増加の分だけｐＭＯ８の動
作電流を高めれば、入出力特性は概ね変化せず、電圧利
得の低下を防止することができる。
以下、本発明の第１の実施例を第１図により説明する。
キャパシタＣの一端はクロックφ１．φ２（６）
により制御されるＳＷＩ、ＳＷ２を介して入力電圧Ｖ１
１Ｖ２にそれぞれ接続され、他端はインバータ１の入力
端に接続される。インバータｌの出力端に制御回路２の
入力端の一方が接続され、制御回路２の他の入力端には
基準電圧源３が接続されている。制御回路２の出力端は
、クロックφｌにより制御されるＳＷ３を介してインバ
ータｌの入力端に接続されている。ここでは、ＳＷＩ〜
ＳＷ３は、ｎチャネルＭＯＳトランジスタにより構成し
たが、ｎチャネルＭＯＳトランジスタ、もしくはＣＭＯ
Ｓアナログスイッチにより構成してもよい。
１Ｖ２にそれぞれ接続され、他端はインバータ１の入力
端に接続される。インバータｌの出力端に制御回路２の
入力端の一方が接続され、制御回路２の他の入力端には
基準電圧源３が接続されている。制御回路２の出力端は
、クロックφｌにより制御されるＳＷ３を介してインバ
ータｌの入力端に接続されている。ここでは、ＳＷＩ〜
ＳＷ３は、ｎチャネルＭＯＳトランジスタにより構成し
たが、ｎチャネルＭＯＳトランジスタ、もしくはＣＭＯ
Ｓアナログスイッチにより構成してもよい。
制御回路２は、インバータ１の出力電圧Ｖ ０ＬＩＴと
基準電圧源３の出力電圧Ｖｒｅｔ を比較する比較器を
持っている。この比較器２は、差動増幅回路により構成
できる。また、基準電圧源３は、素子劣化によるしきい
値電圧変動の影響を出来る限り受けないように、例えば
、拡散抵抗とｐｎ接合ダイオードの直列接続系または、
２つのｐＭＯ８ｈランジスタの直列接続系により構成す
ることができる。
基準電圧源３の出力電圧Ｖｒｅｔ を比較する比較器を
持っている。この比較器２は、差動増幅回路により構成
できる。また、基準電圧源３は、素子劣化によるしきい
値電圧変動の影響を出来る限り受けないように、例えば
、拡散抵抗とｐｎ接合ダイオードの直列接続系または、
２つのｐＭＯ８ｈランジスタの直列接続系により構成す
ることができる。
（７）
コンパレータの動作は、以下のようにして行われる。ま
ず、初期電圧設定として、クロック信号φ１を高レベル
にしてスイッチＳＷＩ、ＳＷ３をそれぞれオンする。こ
れにより、キャパシタＣの一端は入力電圧■１に設定さ
れる。インバータ１の出力電圧ＶＯＩＪＴと基準電圧Ｖ
ｒｅｚは、制御回路２中の比較器で比較され、Ｖ ｏｕ
ｒがＶｒｅｚよりも高ければ、制御回路２の出力電圧が
上昇し、逆にＶｏｕｒがＶ ｒ ｅ ｉよりも低ければ
、制御回路２の出力電圧を低下させる。この結果、第２
図の入出力特性に示すように、素子劣化が生じたときの
入出力特性５においても、ＶＯＵＴがＶｒｅ’ｘと等し
くなるように動作点Ｐ２′、およびインバータ１の入力
電圧Ｖ ｌｎがＶｔｐとなる。
ず、初期電圧設定として、クロック信号φ１を高レベル
にしてスイッチＳＷＩ、ＳＷ３をそれぞれオンする。こ
れにより、キャパシタＣの一端は入力電圧■１に設定さ
れる。インバータ１の出力電圧ＶＯＩＪＴと基準電圧Ｖ
ｒｅｚは、制御回路２中の比較器で比較され、Ｖ ｏｕ
ｒがＶｒｅｚよりも高ければ、制御回路２の出力電圧が
上昇し、逆にＶｏｕｒがＶ ｒ ｅ ｉよりも低ければ
、制御回路２の出力電圧を低下させる。この結果、第２
図の入出力特性に示すように、素子劣化が生じたときの
入出力特性５においても、ＶＯＵＴがＶｒｅ’ｘと等し
くなるように動作点Ｐ２′、およびインバータ１の入力
電圧Ｖ ｌｎがＶｔｐとなる。
次に、クロックφｌを低レベルとしてスイッチＳＷＩ、
ＳＷ３をオフし、クロックφ２を高レベルとして、スイ
ッチＳＷ２をオンとする。これにより、キャパシタＣの
端子電圧はｖｌからＶ２に切り換える。これにより、Ｖ
ｉ。は、Ｖ ｔ ｐ 十（Ｖ ２−Ｖｌ）に変化し、イ
ンバータ１により反転増幅され（８） インバータｌの出力端に出力される。ここで、基準電圧
Ｖ ｒ ｅ ｉは、必ずしも、インバータ１への印加電
圧ＶＤＤに対して、ＶＤＤ／２である必要はなく、ＶＤ
Ｄ／２±１（Ｖ）の範囲で設定することが可能である。
ＳＷ３をオフし、クロックφ２を高レベルとして、スイ
ッチＳＷ２をオンとする。これにより、キャパシタＣの
端子電圧はｖｌからＶ２に切り換える。これにより、Ｖ
ｉ。は、Ｖ ｔ ｐ 十（Ｖ ２−Ｖｌ）に変化し、イ
ンバータ１により反転増幅され（８） インバータｌの出力端に出力される。ここで、基準電圧
Ｖ ｒ ｅ ｉは、必ずしも、インバータ１への印加電
圧ＶＤＤに対して、ＶＤＤ／２である必要はなく、ＶＤ
Ｄ／２±１（Ｖ）の範囲で設定することが可能である。
逆に、Ｖｒｅ□≠Ｖｏｏ／２ とすることにより、初
期電圧設定時の貫通電流を減少させ、低消費電力化を図
ることができる。
期電圧設定時の貫通電流を減少させ、低消費電力化を図
ることができる。
本発明の第２の実施例を第３図を用いて説明する。第３
図は、第１図のコンパレータの構成において、インバー
タ１の出力端にｎチャンネルＭＯＳトランジスタ７のゲ
ートを接続している。また、基準電圧源３の出力端は、
ｎチャンネルＭＯＳトランジスタ８のゲートに接続して
いる。ｎ Ｍ ＯＳトランジスタ７のドレインはＶＤＤ
電位に保持し、ソースは、ｎＭＯＳトランジスタ８のド
レインに接続している。ｎＭＯＳトランジスタ８のソー
スは接地し、ドレインは、スイッチＳＷ３を介してイン
バータ１の入力端と接続されている。
図は、第１図のコンパレータの構成において、インバー
タ１の出力端にｎチャンネルＭＯＳトランジスタ７のゲ
ートを接続している。また、基準電圧源３の出力端は、
ｎチャンネルＭＯＳトランジスタ８のゲートに接続して
いる。ｎ Ｍ ＯＳトランジスタ７のドレインはＶＤＤ
電位に保持し、ソースは、ｎＭＯＳトランジスタ８のド
レインに接続している。ｎＭＯＳトランジスタ８のソー
スは接地し、ドレインは、スイッチＳＷ３を介してイン
バータ１の入力端と接続されている。
本コンパレータの初期電圧設定について説明する。まず
、クロックφｌを高レベルにしてスイン（９） チＳＷＩ、ＳＷ３をオンとする。このとき、キャパシタ
Ｃの一端は入力電圧Ｖｚに設定されている。
、クロックφｌを高レベルにしてスイン（９） チＳＷＩ、ＳＷ３をオンとする。このとき、キャパシタ
Ｃの一端は入力電圧Ｖｚに設定されている。
基準電圧源３の出力電圧Ｖｒｅｚは、ｎＭＯＳトランジ
スタ７．８に常に電流Ｉが流れるように設定されている
。このため、ｎＭＯＳトランジスタ７のゲー１〜・ソー
ス間電圧Ｖｇｓは、電流■により決定される。
スタ７．８に常に電流Ｉが流れるように設定されている
。このため、ｎＭＯＳトランジスタ７のゲー１〜・ソー
ス間電圧Ｖｇｓは、電流■により決定される。
第４図に、初期電圧設定時のインバータ入出力特性を示
す。素子劣化前の入出力特性４に対して、初期電圧設定
時には、インバータ１の出力電圧Ｖ ｏ ｕ ｔに対し
て、入力電圧Ｖ ｓ ｎは、Ｖｔｎ＝ＶｏｕｔＶｇｓの
関係があるために動作点は直線１０上の４２点に決まる
。素子劣化が生じ、しきい値電圧変動ΔＶｔｈが生じて
も、基準電圧Ｖｒｅｚが一定のためＶｇｓは概ね変化せ
ず、動作点は直線１０上に存在し、Ｐ２’ 点に決ま
る。このため、従来、動作点がＰｌ′ 点となり、電
圧利得が低下していたことに対し、電圧利得の低下が抑
えられる。
す。素子劣化前の入出力特性４に対して、初期電圧設定
時には、インバータ１の出力電圧Ｖ ｏ ｕ ｔに対し
て、入力電圧Ｖ ｓ ｎは、Ｖｔｎ＝ＶｏｕｔＶｇｓの
関係があるために動作点は直線１０上の４２点に決まる
。素子劣化が生じ、しきい値電圧変動ΔＶｔｈが生じて
も、基準電圧Ｖｒｅｚが一定のためＶｇｓは概ね変化せ
ず、動作点は直線１０上に存在し、Ｐ２’ 点に決ま
る。このため、従来、動作点がＰｌ′ 点となり、電
圧利得が低下していたことに対し、電圧利得の低下が抑
えられる。
本発明の第３の実施例を第５図により説明する。
キャパシタＣの一端はクロックφ１．φ２により制（１
０） 御されるＳＷＩ、ＳＷ２を介して入力電圧Ｖ ｓ 。
０） 御されるＳＷＩ、ＳＷ２を介して入力電圧Ｖ ｓ 。
Ｖ２にそれぞれ接続され、他端はｎＭＯＳトランジスタ
１３のゲート入力及びスイッチＳＷ３を通してｎＭＯＳ
トランジスタ１３のドレイン及びｐＭＯＳトランジスタ
１２のトレインに接続されている。基準電圧源３の出力
はｎＭＯＳトランジスタ１４のゲート入力に接続され、
ｎ Ｍ ＯＳ トランジスタ１４のドレインはｐＭＯ８
）ランジスタ１１のドレイン及びゲート、ｐＭＯＳトラ
ンジスタ１２のゲートに接続されている。
１３のゲート入力及びスイッチＳＷ３を通してｎＭＯＳ
トランジスタ１３のドレイン及びｐＭＯＳトランジスタ
１２のトレインに接続されている。基準電圧源３の出力
はｎＭＯＳトランジスタ１４のゲート入力に接続され、
ｎ Ｍ ＯＳ トランジスタ１４のドレインはｐＭＯ８
）ランジスタ１１のドレイン及びゲート、ｐＭＯＳトラ
ンジスタ１２のゲートに接続されている。
第６図により初期電圧設定時の動作について説明する。
初期電圧設定時には、クロックφ１が高レベルとなり、
スイッチＳＷＩ、ＳＷ３がオンとなり、キャパシタＣの
入力端に電圧ｖ１が印加される。基準電圧Ｖｒｅｉは、
印加電圧ＶＤＤに対し、Ｖｏｏ／２±１（■）に設定す
る。これにより、ｎ Ｍ ＯＳ ｈランジスタ１４とｐ
ＭＯＳトランジスタ１１のそれぞれの駆動能力に応じた
電流■がトランジスタ１１．１４に流れる。さらに、ｐ
ＭＯＳトランジスタ１１．１２は電流源を形成してい
る（１１） ため、ｎＭＯＳトランジスタ１３にも電流工が流れる。
スイッチＳＷＩ、ＳＷ３がオンとなり、キャパシタＣの
入力端に電圧ｖ１が印加される。基準電圧Ｖｒｅｉは、
印加電圧ＶＤＤに対し、Ｖｏｏ／２±１（■）に設定す
る。これにより、ｎ Ｍ ＯＳ ｈランジスタ１４とｐ
ＭＯＳトランジスタ１１のそれぞれの駆動能力に応じた
電流■がトランジスタ１１．１４に流れる。さらに、ｐ
ＭＯＳトランジスタ１１．１２は電流源を形成してい
る（１１） ため、ｎＭＯＳトランジスタ１３にも電流工が流れる。
これにより、概ねＶ ｏｕｔ： Ｖｒｅｔの出力電圧が
得られる。素子劣化前には、入出力特性４上に動作点Ｐ
１が存在する。素子劣化後では、例えば、放射線照射な
どではｎＭＯｓＭＯＳトランジスタい値電圧低下が生じ
るため、ｎＭＯＳトランジスタ１４を流れる電流■が増
加し、このため、インバータとなるｎＭＯＳトランジス
タ１３を流れる電流Ｉも増加する。したがって、素子劣
化後の入出力特性は、曲線５に示されるように、はとん
ど曲線４と変化を示さず、動作点もＰ１′ 点になり
素子劣化による影響はみられない。本実施例においても
、基準電圧源３の電圧Ｖ ｒ ｅ ｉの設定を考慮する
ことにより、コンパレータ内における消費電力の低減化
を図ることが可能である。
得られる。素子劣化前には、入出力特性４上に動作点Ｐ
１が存在する。素子劣化後では、例えば、放射線照射な
どではｎＭＯｓＭＯＳトランジスタい値電圧低下が生じ
るため、ｎＭＯＳトランジスタ１４を流れる電流■が増
加し、このため、インバータとなるｎＭＯＳトランジス
タ１３を流れる電流Ｉも増加する。したがって、素子劣
化後の入出力特性は、曲線５に示されるように、はとん
ど曲線４と変化を示さず、動作点もＰ１′ 点になり
素子劣化による影響はみられない。本実施例においても
、基準電圧源３の電圧Ｖ ｒ ｅ ｉの設定を考慮する
ことにより、コンパレータ内における消費電力の低減化
を図ることが可能である。
本発明によれば、チョッパ形ＭＯＳコンパレータにおい
て、出力特性や素子特性の変動を検出し、その結果を初
期電圧設定時にフィードバックするため、動作点が常に
高電圧利得状態に設定できる。
て、出力特性や素子特性の変動を検出し、その結果を初
期電圧設定時にフィードバックするため、動作点が常に
高電圧利得状態に設定できる。
（１２）
このため、本回路が使用される周辺環境の変化や、例え
ば、放射線などの環境下における素子劣化に対しても比
較動作特性の劣化を生じることなく、高電圧利得コンパ
レータを提供することができる。
ば、放射線などの環境下における素子劣化に対しても比
較動作特性の劣化を生じることなく、高電圧利得コンパ
レータを提供することができる。
第１図は本発明の第１の実施例を示す回路構成、第２図
は本発明の第１の実施例による初期電圧設定時の入出力
特性、第３図は本発明の第２の実施例を示す回路構成、
第４図は本発明の第２の実施例による初期電圧設定時の
入出力特性、第５図は本発明の第３の実施例を示す回路
構成、第６図は本発明の第３の実施例による初期電圧設
定時の入出力特性である。 １・・・ＭＯＳインバータ、２・・・制御回路、３・・
・基準電圧源、４・・・素子劣化前人出力特性、５・・
・素子劣化後入出力特性、６，７．８’、１１，１２，
１３゜１４・・・ＭＯＳトランジスタ、９，１０・・・
利得直線。
は本発明の第１の実施例による初期電圧設定時の入出力
特性、第３図は本発明の第２の実施例を示す回路構成、
第４図は本発明の第２の実施例による初期電圧設定時の
入出力特性、第５図は本発明の第３の実施例を示す回路
構成、第６図は本発明の第３の実施例による初期電圧設
定時の入出力特性である。 １・・・ＭＯＳインバータ、２・・・制御回路、３・・
・基準電圧源、４・・・素子劣化前人出力特性、５・・
・素子劣化後入出力特性、６，７．８’、１１，１２，
１３゜１４・・・ＭＯＳトランジスタ、９，１０・・・
利得直線。
Claims (1)
- 【特許請求の範囲】 １、キャパシタと該キャパシタの一端に少なくとも２つ
の入力電圧を交互に印加する手段と、該キャパシタの他
端に入力端が接続されたインバータとからなるコンパレ
ータにおいて、該インバータの出力電圧の検出機能と、
該検出結果をフィードバックする機能を有することを特
徴とするコンパレータ。 ２、請求項第１項のコンパレータにおいて、基準電圧源
と該基準電圧とインバータの出力電圧とを比較する比較
器を有することを特徴とするコンパレータ。 ３、請求項第２項のコンパレータにおいて、インバータ
の出力電圧が基準電圧を概ね等しく初期設定されること
を特徴とするコンパレータ。 ４、請求項第２項のコンパレータにおいて、インバータ
の最大利得近傍に動作点が初期設定されていることを特
徴とするコンパレータ。 ５、キャパシタと該キャパシタの一端に少くとも２つの
入力電圧を交互に印加する手段と、該キャパシタの他端
に入力端が接続されたインバータとからなるコンパレー
タにおいて、該インバータの動作電流の制御回路を有す
ることを特徴とするコンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1282985A JPH03146878A (ja) | 1989-11-01 | 1989-11-01 | コンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1282985A JPH03146878A (ja) | 1989-11-01 | 1989-11-01 | コンパレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03146878A true JPH03146878A (ja) | 1991-06-21 |
Family
ID=17659710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1282985A Pending JPH03146878A (ja) | 1989-11-01 | 1989-11-01 | コンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03146878A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008178079A (ja) * | 2006-12-21 | 2008-07-31 | Seiko Instruments Inc | コンパレータ回路 |
-
1989
- 1989-11-01 JP JP1282985A patent/JPH03146878A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008178079A (ja) * | 2006-12-21 | 2008-07-31 | Seiko Instruments Inc | コンパレータ回路 |
| KR101232489B1 (ko) * | 2006-12-21 | 2013-02-12 | 세이코 인스트루 가부시키가이샤 | 콤퍼레이터 회로 |
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