JPH03146878A - コンパレータ - Google Patents

コンパレータ

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Publication number
JPH03146878A
JPH03146878A JP1282985A JP28298589A JPH03146878A JP H03146878 A JPH03146878 A JP H03146878A JP 1282985 A JP1282985 A JP 1282985A JP 28298589 A JP28298589 A JP 28298589A JP H03146878 A JPH03146878 A JP H03146878A
Authority
JP
Japan
Prior art keywords
voltage
inverter
input
output
comparator
Prior art date
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Pending
Application number
JP1282985A
Other languages
English (en)
Inventor
Masataka Kato
正高 加藤
Chiaki Nozu
野津 千秋
Takeaki Okabe
岡部 健明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Hitachi Consumer Electronics Co Ltd
Japan Display Inc
Original Assignee
Hitachi Device Engineering Co Ltd
Hitachi Ltd
Hitachi Consumer Electronics Co Ltd
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Publication date
Application filed by Hitachi Device Engineering Co Ltd, Hitachi Ltd, Hitachi Consumer Electronics Co Ltd filed Critical Hitachi Device Engineering Co Ltd
Priority to JP1282985A priority Critical patent/JPH03146878A/ja
Publication of JPH03146878A publication Critical patent/JPH03146878A/ja
Pending legal-status Critical Current

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    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/0038Circuits for comparing several input signals and for indicating the result of this comparison, e.g. equal, different, greater, smaller (comparing pulses or pulse trains according to amplitude)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はコンパレータに係り、特に、素子の劣化に対す
る補償系を有することを特徴とするMO8ICのチョッ
パ形コンパレータ。
〔従来の技術〕
従来のチョッパ形MOSコンパレータは、特開昭58−
204618の第1図に示されている。
すなわち、キャパシタ及び、そのキャパシタの一端に2
つの入力電圧が、MOSトランジスタのスイッチを介し
て接続され、また、キャパシタの他端には、MOSイン
バータの入力端が接続され、そのインバータの出力端と
入力端はMOSトラン(2) ジスタのスイッチにより接続されている。本スイッチを
切換えることにより、コンパレータとして働<MOSイ
ンバータの入出力電圧を等しくするという初期電圧設定
を行うことができる。つまり、第2図のインバータの入
出力時性4に示すように、初期電圧設定時には、インバ
ータの入出力が短縮されるため、動作点がPIに設定さ
れ、動作電圧が論理しきい値電圧VLTに設定される。
従って、pMOSトランジスタおよびnMOSトランジ
スタのチャネル長・チャネル幅を最適設計することによ
り、初期設定電圧値において高い電圧利得を得ることが
できる。このように、コンパレータの構成要素数が少な
く、簡単なため、並列比較形および逐次比較形アナログ
/デジタル変換器に広く応用されている。
〔発明が解決しようとする課題〕
上記従来のコンパレータは、宇宙・医療・原子炉等の放
射線環境下で使用された場合や、電圧ストレスが印加さ
れたときのホットキャリア現象などによるMO8+−ラ
ンジスタの素子劣化に対する(3) 配慮がなされていない。すなわち、上記素子劣化により
、MOSトランジスタのしきい値電圧が変動し、相互コ
ンダクタンスが低下するが、これにより、第2図のMO
Sインバータの入出力特性に示すように、素子劣化が生
じる前の入出力特性4に対して、概ねp形MOSトラン
ジスタおよびn形MOSトランジスタのしきい値電圧変
化量に相当して入出力特性が変化し、素子劣化後の入出
力特性5では、初期電圧設定された動作点がPl′に移
動してしまい、電圧利得の低い点で使用することとなり
、精度の低下が生じていた。
本発明は、素子劣化が生じた後においても電圧利得の低
下を防止した高精度のコンパレータを実現することを目
的としている。
〔課題を解決するための手段〕
上記目的を遠戚するために、初期電圧設定時において、
MOSインバータの出力端の電圧を検知し、その検出結
果をMOSインバータの入力端にフィードバックしたも
のである。
また、MOSインバータの初期電圧設定時の電(4) 圧利得低下を防止するために、MOSインバータの検知
された出力端電圧と基準電圧を比較する比較器を形成し
ている。
また、MOSインバータの初期電圧設定時の入出力特性
が素子劣化前後で変化しないように、MOSインバータ
の動作電流制御回路を設けている。
さらに、MOSトランジスタ素子劣化による初期電圧設
定不良を防止するために、MOSインバータ入出力端を
接続するMO8+−ランジスタをp型MOSトランジス
タとしている。
〔作用〕
素子劣化後のチョッパ形MOSコンパレータでは、イン
バータの入出力特性が、第2図の時性5に示すようにな
る。素子劣化前の動作点P1と概ね等しい電圧利得を得
るためには、動作点をP2′に設定すればよい。そこで
、インバータの出力電圧を検知し、その値を素子劣化の
影響を受けない基準電圧V、。、と比較し、インバータ
の出力電圧がV r e i となるように入力電圧を
制御する。イン(5) バークの入力電圧P1からP2’  へと低下するが、
出力電圧はV r e iに固定され、高い電圧利得の
点で動作が可能となる。
また、第2図に示すCMO8形のインバータではなく、
pMO8)−ランジスタを負荷としたr+ M OS形
のインバータを用いた場合では、初期電圧設定時のイン
バータに流れる電流を制御することにより入出力特性を
変化させることができる。
素子劣化が生じることにより、nMOSトランジスタの
Vthが低下して吸い込み電流が増加し、また、PMO
SトランジスタのVtbが高くなり、動作電流が低下す
る。このため、論理しきい値電圧が低下するが、ここで
、pMOSトランジスタのゲートを制御し、nMOSト
ランジスタの吸い込み電流の増加の分だけpMO8の動
作電流を高めれば、入出力特性は概ね変化せず、電圧利
得の低下を防止することができる。
〔実施例〕
以下、本発明の第1の実施例を第1図により説明する。
キャパシタCの一端はクロックφ1.φ2(6) により制御されるSWI、SW2を介して入力電圧V1
1V2にそれぞれ接続され、他端はインバータ1の入力
端に接続される。インバータlの出力端に制御回路2の
入力端の一方が接続され、制御回路2の他の入力端には
基準電圧源3が接続されている。制御回路2の出力端は
、クロックφlにより制御されるSW3を介してインバ
ータlの入力端に接続されている。ここでは、SWI〜
SW3は、nチャネルMOSトランジスタにより構成し
たが、nチャネルMOSトランジスタ、もしくはCMO
Sアナログスイッチにより構成してもよい。
制御回路2は、インバータ1の出力電圧V 0LITと
基準電圧源3の出力電圧Vret を比較する比較器を
持っている。この比較器2は、差動増幅回路により構成
できる。また、基準電圧源3は、素子劣化によるしきい
値電圧変動の影響を出来る限り受けないように、例えば
、拡散抵抗とpn接合ダイオードの直列接続系または、
2つのpMO8hランジスタの直列接続系により構成す
ることができる。
(7) コンパレータの動作は、以下のようにして行われる。ま
ず、初期電圧設定として、クロック信号φ1を高レベル
にしてスイッチSWI、SW3をそれぞれオンする。こ
れにより、キャパシタCの一端は入力電圧■1に設定さ
れる。インバータ1の出力電圧VOIJTと基準電圧V
rezは、制御回路2中の比較器で比較され、V ou
rがVrezよりも高ければ、制御回路2の出力電圧が
上昇し、逆にVourがV r e iよりも低ければ
、制御回路2の出力電圧を低下させる。この結果、第2
図の入出力特性に示すように、素子劣化が生じたときの
入出力特性5においても、VOUTがVre’xと等し
くなるように動作点P2′、およびインバータ1の入力
電圧V lnがVtpとなる。
次に、クロックφlを低レベルとしてスイッチSWI、
SW3をオフし、クロックφ2を高レベルとして、スイ
ッチSW2をオンとする。これにより、キャパシタCの
端子電圧はvlからV2に切り換える。これにより、V
i。は、V t p 十(V 2−Vl)に変化し、イ
ンバータ1により反転増幅され(8) インバータlの出力端に出力される。ここで、基準電圧
V r e iは、必ずしも、インバータ1への印加電
圧VDDに対して、VDD/2である必要はなく、VD
D/2±1(V)の範囲で設定することが可能である。
逆に、Vre□≠Voo/2  とすることにより、初
期電圧設定時の貫通電流を減少させ、低消費電力化を図
ることができる。
本発明の第2の実施例を第3図を用いて説明する。第3
図は、第1図のコンパレータの構成において、インバー
タ1の出力端にnチャンネルMOSトランジスタ7のゲ
ートを接続している。また、基準電圧源3の出力端は、
nチャンネルMOSトランジスタ8のゲートに接続して
いる。n M OSトランジスタ7のドレインはVDD
電位に保持し、ソースは、nMOSトランジスタ8のド
レインに接続している。nMOSトランジスタ8のソー
スは接地し、ドレインは、スイッチSW3を介してイン
バータ1の入力端と接続されている。
本コンパレータの初期電圧設定について説明する。まず
、クロックφlを高レベルにしてスイン(9) チSWI、SW3をオンとする。このとき、キャパシタ
Cの一端は入力電圧Vzに設定されている。
基準電圧源3の出力電圧Vrezは、nMOSトランジ
スタ7.8に常に電流Iが流れるように設定されている
。このため、nMOSトランジスタ7のゲー1〜・ソー
ス間電圧Vgsは、電流■により決定される。
第4図に、初期電圧設定時のインバータ入出力特性を示
す。素子劣化前の入出力特性4に対して、初期電圧設定
時には、インバータ1の出力電圧V o u tに対し
て、入力電圧V s nは、Vtn=VoutVgsの
関係があるために動作点は直線10上の42点に決まる
。素子劣化が生じ、しきい値電圧変動ΔVthが生じて
も、基準電圧Vrezが一定のためVgsは概ね変化せ
ず、動作点は直線10上に存在し、P2’  点に決ま
る。このため、従来、動作点がPl′  点となり、電
圧利得が低下していたことに対し、電圧利得の低下が抑
えられる。
本発明の第3の実施例を第5図により説明する。
キャパシタCの一端はクロックφ1.φ2により制(1
0) 御されるSWI、SW2を介して入力電圧V s 。
V2にそれぞれ接続され、他端はnMOSトランジスタ
13のゲート入力及びスイッチSW3を通してnMOS
トランジスタ13のドレイン及びpMOSトランジスタ
12のトレインに接続されている。基準電圧源3の出力
はnMOSトランジスタ14のゲート入力に接続され、
n M OS トランジスタ14のドレインはpMO8
)ランジスタ11のドレイン及びゲート、pMOSトラ
ンジスタ12のゲートに接続されている。
第6図により初期電圧設定時の動作について説明する。
初期電圧設定時には、クロックφ1が高レベルとなり、
スイッチSWI、SW3がオンとなり、キャパシタCの
入力端に電圧v1が印加される。基準電圧Vreiは、
印加電圧VDDに対し、Voo/2±1(■)に設定す
る。これにより、n M OS hランジスタ14とp
MOSトランジスタ11のそれぞれの駆動能力に応じた
電流■がトランジスタ11.14に流れる。さらに、p
 MOSトランジスタ11.12は電流源を形成してい
る(11) ため、nMOSトランジスタ13にも電流工が流れる。
これにより、概ねV out: Vretの出力電圧が
得られる。素子劣化前には、入出力特性4上に動作点P
1が存在する。素子劣化後では、例えば、放射線照射な
どではnMOsMOSトランジスタい値電圧低下が生じ
るため、nMOSトランジスタ14を流れる電流■が増
加し、このため、インバータとなるnMOSトランジス
タ13を流れる電流Iも増加する。したがって、素子劣
化後の入出力特性は、曲線5に示されるように、はとん
ど曲線4と変化を示さず、動作点もP1′  点になり
素子劣化による影響はみられない。本実施例においても
、基準電圧源3の電圧V r e iの設定を考慮する
ことにより、コンパレータ内における消費電力の低減化
を図ることが可能である。
〔発明の効果〕
本発明によれば、チョッパ形MOSコンパレータにおい
て、出力特性や素子特性の変動を検出し、その結果を初
期電圧設定時にフィードバックするため、動作点が常に
高電圧利得状態に設定できる。
(12) このため、本回路が使用される周辺環境の変化や、例え
ば、放射線などの環境下における素子劣化に対しても比
較動作特性の劣化を生じることなく、高電圧利得コンパ
レータを提供することができる。
【図面の簡単な説明】
第1図は本発明の第1の実施例を示す回路構成、第2図
は本発明の第1の実施例による初期電圧設定時の入出力
特性、第3図は本発明の第2の実施例を示す回路構成、
第4図は本発明の第2の実施例による初期電圧設定時の
入出力特性、第5図は本発明の第3の実施例を示す回路
構成、第6図は本発明の第3の実施例による初期電圧設
定時の入出力特性である。 1・・・MOSインバータ、2・・・制御回路、3・・
・基準電圧源、4・・・素子劣化前人出力特性、5・・
・素子劣化後入出力特性、6,7.8’、11,12,
13゜14・・・MOSトランジスタ、9,10・・・
利得直線。

Claims (1)

  1. 【特許請求の範囲】 1、キャパシタと該キャパシタの一端に少なくとも2つ
    の入力電圧を交互に印加する手段と、該キャパシタの他
    端に入力端が接続されたインバータとからなるコンパレ
    ータにおいて、該インバータの出力電圧の検出機能と、
    該検出結果をフィードバックする機能を有することを特
    徴とするコンパレータ。 2、請求項第1項のコンパレータにおいて、基準電圧源
    と該基準電圧とインバータの出力電圧とを比較する比較
    器を有することを特徴とするコンパレータ。 3、請求項第2項のコンパレータにおいて、インバータ
    の出力電圧が基準電圧を概ね等しく初期設定されること
    を特徴とするコンパレータ。 4、請求項第2項のコンパレータにおいて、インバータ
    の最大利得近傍に動作点が初期設定されていることを特
    徴とするコンパレータ。 5、キャパシタと該キャパシタの一端に少くとも2つの
    入力電圧を交互に印加する手段と、該キャパシタの他端
    に入力端が接続されたインバータとからなるコンパレー
    タにおいて、該インバータの動作電流の制御回路を有す
    ることを特徴とするコンパレータ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008178079A (ja) * 2006-12-21 2008-07-31 Seiko Instruments Inc コンパレータ回路

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008178079A (ja) * 2006-12-21 2008-07-31 Seiko Instruments Inc コンパレータ回路
KR101232489B1 (ko) * 2006-12-21 2013-02-12 세이코 인스트루 가부시키가이샤 콤퍼레이터 회로

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