JPH03145218A - Ｄ／ａ変換器 - Google Patents
Ｄ／ａ変換器Info
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- JPH03145218A JPH03145218A JP1281760A JP28176089A JPH03145218A JP H03145218 A JPH03145218 A JP H03145218A JP 1281760 A JP1281760 A JP 1281760A JP 28176089 A JP28176089 A JP 28176089A JP H03145218 A JPH03145218 A JP H03145218A
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- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
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- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、各種電子機器に使用されるＤ／Ａ変換器に
係わり、特に、集積回路化に適したＤ／Ａ変換器に関す
る。
係わり、特に、集積回路化に適したＤ／Ａ変換器に関す
る。
（従来の技術）
第５図は、従来の抵抗分圧Ｄ／Ａ変換器を示すものであ
る。基準電圧Ｖ ｒｅｆ’が供給される端子５１と、接
地される端子５２の相互間には例えば２に個の等しい抵
抗Ｒ２°〜Ｒ２Ｋが直列に接続されている。抵抗Ｒ２°
〜Ｒ２にの相互間、および端子５２には、分圧電圧を取
出すためのスイッチ５Ｗ２０〜ＳＷ２にの一端がそれぞ
れ接続されている。これらスイッチＳＷ２°〜５Ｗ２Ｘ
の他端は、インピーダンス変換器５３を介して出力端子
５４に接続されている。
る。基準電圧Ｖ ｒｅｆ’が供給される端子５１と、接
地される端子５２の相互間には例えば２に個の等しい抵
抗Ｒ２°〜Ｒ２Ｋが直列に接続されている。抵抗Ｒ２°
〜Ｒ２にの相互間、および端子５２には、分圧電圧を取
出すためのスイッチ５Ｗ２０〜ＳＷ２にの一端がそれぞ
れ接続されている。これらスイッチＳＷ２°〜５Ｗ２Ｘ
の他端は、インピーダンス変換器５３を介して出力端子
５４に接続されている。
一方、ディジタル信号Ｄｓが供給される入力端子５５に
はデコーダ５６が接続されている。このデコーダ５６に
は前記スイッチ５Ｗ２０−３Ｗ２ににそれぞれ対応して
、例えばナンド回路等によって構成された論理回路Ｌ２
°〜Ｌ２Ｋが設けられており、入力端子５５に供給され
たディジタル信号は、これら論理回路Ｌ２°〜Ｌ２Ｋに
よってデコードされ、このデコード出力によって対応す
るスイッチＳＷ２°〜ＳＷ２ゝが駆動され、人力された
ディジタル信号に対応するアナログ電圧が出力端子５４
から出力される。
はデコーダ５６が接続されている。このデコーダ５６に
は前記スイッチ５Ｗ２０−３Ｗ２ににそれぞれ対応して
、例えばナンド回路等によって構成された論理回路Ｌ２
°〜Ｌ２Ｋが設けられており、入力端子５５に供給され
たディジタル信号は、これら論理回路Ｌ２°〜Ｌ２Ｋに
よってデコードされ、このデコード出力によって対応す
るスイッチＳＷ２°〜ＳＷ２ゝが駆動され、人力された
ディジタル信号に対応するアナログ電圧が出力端子５４
から出力される。
（発明が解決しようとする課８）
ところで、上記従来のＤ／Ａ変換器は、入力データのビ
ット数を多くすると、抵抗の個数が増大するため、これ
ら抵抗に対応して設けられるスイッチや論理回路の数も
増加する。特に、論理回路はそれを構成する素子数が多
いため、論理回路の増加は回路規模に大きく影響する。
ット数を多くすると、抵抗の個数が増大するため、これ
ら抵抗に対応して設けられるスイッチや論理回路の数も
増加する。特に、論理回路はそれを構成する素子数が多
いため、論理回路の増加は回路規模に大きく影響する。
したがって、論理回路が増加した場合、このＤ／Ａ変換
器をＭＯＳＬＳＩ化する際、チップの占有面積が非常に
大きくなり、製造コストが高騰するという問題を有して
いる。
器をＭＯＳＬＳＩ化する際、チップの占有面積が非常に
大きくなり、製造コストが高騰するという問題を有して
いる。
この発明は、上記従来のＤ／Ａ変換器が有する課題を解
決するものであり、その目的とするところは、入力デー
タのビット数を増加した場合においても論理回路の増大
を抑えることができ、集積回路化する場合にチップの占
有面積の増大を抑えることが可能なり／Ａ変換器を提供
しようとするものである。
決するものであり、その目的とするところは、入力デー
タのビット数を増加した場合においても論理回路の増大
を抑えることができ、集積回路化する場合にチップの占
有面積の増大を抑えることが可能なり／Ａ変換器を提供
しようとするものである。
［発明の構成］
（課題を解決するための手段）
この発明は、上記課題を解決するため、第１、第２の基
準電源の相互間に直列接続された複数の抵抗と、前記第
２の基準電源と抵抗の接続点および各抵抗の接続点のう
ち奇数番目の接続点から分圧電圧を取出す複数のスイッ
チによって構成された第１のスイッチ手段と、前記第２
の基準電源と抵抗の接続点および各抵抗の接続点のうち
偶数番目の接続点から分圧電圧を取出す複数のスイッチ
によって構成された第２のスイッチ手段と、ディジタル
信号の最下位ビットまたは最上位ビット以外の内容に応
じて、前記第１、第２のスイッチ手段を構成するスイッ
チを選択する論理回路手段と、前記ディジタル信号の最
下位ビットまたは最上位ビットの内容に応じて、前記第
１、第２のスイッチ手段を選択する第３のスイッチ手段
とを設けている。
準電源の相互間に直列接続された複数の抵抗と、前記第
２の基準電源と抵抗の接続点および各抵抗の接続点のう
ち奇数番目の接続点から分圧電圧を取出す複数のスイッ
チによって構成された第１のスイッチ手段と、前記第２
の基準電源と抵抗の接続点および各抵抗の接続点のうち
偶数番目の接続点から分圧電圧を取出す複数のスイッチ
によって構成された第２のスイッチ手段と、ディジタル
信号の最下位ビットまたは最上位ビット以外の内容に応
じて、前記第１、第２のスイッチ手段を構成するスイッ
チを選択する論理回路手段と、前記ディジタル信号の最
下位ビットまたは最上位ビットの内容に応じて、前記第
１、第２のスイッチ手段を選択する第３のスイッチ手段
とを設けている。
さらに、この発明は、第１、第２の基準電源の相互間に
直列接続された複数の抵抗と、前ｆＣ！第１１第２の基
準電源の中央部に位置する点と第１の基準電源の相互間
に設けられ、各抵抗に発生された分圧電圧をそれぞれ取
出す複数のスイッチによって構−成された第１のスイッ
チ手段と、前記第１、第２の基準電源の中央部に位置す
る点と第２の基準ｓ源の相互間に設けられ、各抵抗に容
土された分圧電圧をそれぞれ取出す複数のスイッチによ
って構成された第２のスイッチ手段と、ディジタル信号
の最上位ビットまたは最下位ビット以外の内容に応じて
、前記第１、第２のスイッチ手段を構成するスイッチを
選択する論理回路手段と、前記ディジタル信号の最上位
ビットまたは最下位ビットの内容に応じて、前記第１、
第２のスイッチ手段を選択する第３のスイッチ手段とを
設けている。
直列接続された複数の抵抗と、前ｆＣ！第１１第２の基
準電源の中央部に位置する点と第１の基準電源の相互間
に設けられ、各抵抗に発生された分圧電圧をそれぞれ取
出す複数のスイッチによって構−成された第１のスイッ
チ手段と、前記第１、第２の基準電源の中央部に位置す
る点と第２の基準ｓ源の相互間に設けられ、各抵抗に容
土された分圧電圧をそれぞれ取出す複数のスイッチによ
って構成された第２のスイッチ手段と、ディジタル信号
の最上位ビットまたは最下位ビット以外の内容に応じて
、前記第１、第２のスイッチ手段を構成するスイッチを
選択する論理回路手段と、前記ディジタル信号の最上位
ビットまたは最下位ビットの内容に応じて、前記第１、
第２のスイッチ手段を選択する第３のスイッチ手段とを
設けている。
（作用）
すなわち、この発明は、第１、第２の基準電源のネ目互
間に直列接続された複数の抵抗に、複数のスイッチによ
り構成された第１、第２のスイッチ手段を接続し、ディ
ジタル信号の最上位ビットあるいは最下位ビットの内容
によって第１、第２のスイッチ手段を選択するとともに
、ディジタル信号の最上位ビットあるいは最下位ビット
以外の内容により動作する論理回路手段によって第１、
第２のスイッチ手段を構成するスイッチを選択すること
により、ディジタル信号のビット数が増加した場合にお
いても、論理回路手段の増加を抑えることができ、集積
回路化する場合において、チップの占有面積の増大を防
止可能としている。
間に直列接続された複数の抵抗に、複数のスイッチによ
り構成された第１、第２のスイッチ手段を接続し、ディ
ジタル信号の最上位ビットあるいは最下位ビットの内容
によって第１、第２のスイッチ手段を選択するとともに
、ディジタル信号の最上位ビットあるいは最下位ビット
以外の内容により動作する論理回路手段によって第１、
第２のスイッチ手段を構成するスイッチを選択すること
により、ディジタル信号のビット数が増加した場合にお
いても、論理回路手段の増加を抑えることができ、集積
回路化する場合において、チップの占有面積の増大を防
止可能としている。
（実施例）
以下、この発明の一実施例について図面を参照して説明
する。
する。
第１図において、基準電圧Ｖ ｒｅｒが供給される端子
１１と、接地される端子１２の相互間には、例えば２に
個の等しい抵抗Ｒ２°〜Ｒ２Ｋが直列に接続されている
。これら抵抗Ｒ２°〜Ｒ２Ｘには、分圧電圧を取出すた
めの第１、第２のスイッチ群１３．１４が設けられてい
る。
１１と、接地される端子１２の相互間には、例えば２に
個の等しい抵抗Ｒ２°〜Ｒ２Ｋが直列に接続されている
。これら抵抗Ｒ２°〜Ｒ２Ｘには、分圧電圧を取出すた
めの第１、第２のスイッチ群１３．１４が設けられてい
る。
第１のスイッチ群１３を構成するスイッチＳＷ２°の一
端は抵抗Ｒ２°とＲ２＋の接続点に接続され、以下、ス
イッチＳ Ｗ ２ Ｋ−２の一端は抵抗Ｒ２に−２とＲ
２ｘ−＋の接続点に接続され、スイッチＳＷ２にの一端
は抵抗Ｒ２にと端子１２の接続点に接続されている。
端は抵抗Ｒ２°とＲ２＋の接続点に接続され、以下、ス
イッチＳ Ｗ ２ Ｋ−２の一端は抵抗Ｒ２に−２とＲ
２ｘ−＋の接続点に接続され、スイッチＳＷ２にの一端
は抵抗Ｒ２にと端子１２の接続点に接続されている。
上記第２のスイッチ群１４を構成するスイッチＳＷ２’
の一端は抵抗Ｒ２＋とＲ２２（図示せず）の接続点に接
続され、以下、スイッチＳ Ｗ ２ Ｋ−３の一端は抵
抗１２に−３（図示せず）とＲ２Ｋ−２の接続点に接続
され、スイッチＳ Ｗ ２ ’−１の一端は抵抗Ｒ２に
−ＩとＲ２にの接続点に接続されている。
の一端は抵抗Ｒ２＋とＲ２２（図示せず）の接続点に接
続され、以下、スイッチＳ Ｗ ２ Ｋ−３の一端は抵
抗１２に−３（図示せず）とＲ２Ｋ−２の接続点に接続
され、スイッチＳ Ｗ ２ ’−１の一端は抵抗Ｒ２に
−ＩとＲ２にの接続点に接続されている。
また、上記第１、第２のスイッチ群１３．１４は、第３
のスイッチ群１５によって選択される。
のスイッチ群１５によって選択される。
すなわち、第１のスイッチ群１３を構成するスイッチＳ
Ｗ２°〜Ｓ Ｗ ２ Ｋ−２３Ｗ ２ Ｋの他端は第３
のスイッチ群１５を構成するスイッチＳ Ｗ ａの一端
に接続され、多２のスイッチ群１４を構成するＳＷ２’
−３Ｗ２に一’ ＳＷ２’−１の他端は第３のスイ
ッチ群１５を構成するスイッチＳｗｂの一端に接続され
ている。これらスイッチＳ Ｗ ａ 。
Ｗ２°〜Ｓ Ｗ ２ Ｋ−２３Ｗ ２ Ｋの他端は第３
のスイッチ群１５を構成するスイッチＳ Ｗ ａの一端
に接続され、多２のスイッチ群１４を構成するＳＷ２’
−３Ｗ２に一’ ＳＷ２’−１の他端は第３のスイ
ッチ群１５を構成するスイッチＳｗｂの一端に接続され
ている。これらスイッチＳ Ｗ ａ 。
ＳＷｂの他端は、インピーダンス変換器１６を介して出
力端子１７に接続されている。
力端子１７に接続されている。
一方、ディジタル信号Ｄｓが供給される入力端子１８に
はデコーダ１つが接続されている。このデコーダ１つは
人力されたディジタル信号ＤｓのＬＳＢ以外のビットに
応じて前記第１、第２のスイッチ群１３．１４を選択的
に制御し、ディジタル信号ＤｓのＬＳＢによって第３の
スイッチ群１５を制御して第１、第２のスイッチ群１３
．１４を選択するものである。すなわち、デコーダ１つ
の論理回路Ｌ２°にはディジタル信号のＬＳＢが供給さ
れ、論理回路Ｌ２’〜論理回路Ｌ２に−１にはディジタ
ル信号のＬＳＢ以外の信号がｆ共給される。
はデコーダ１つが接続されている。このデコーダ１つは
人力されたディジタル信号ＤｓのＬＳＢ以外のビットに
応じて前記第１、第２のスイッチ群１３．１４を選択的
に制御し、ディジタル信号ＤｓのＬＳＢによって第３の
スイッチ群１５を制御して第１、第２のスイッチ群１３
．１４を選択するものである。すなわち、デコーダ１つ
の論理回路Ｌ２°にはディジタル信号のＬＳＢが供給さ
れ、論理回路Ｌ２’〜論理回路Ｌ２に−１にはディジタ
ル信号のＬＳＢ以外の信号がｆ共給される。
そして、前記論理回路Ｌ２°はスイッチＳ Ｗ ａ 。
ｓｗｂ＠制御し、論理回路Ｌ２’はｓｗ２’ＳＷ２’を
制御する。以下、論理回路Ｌ２に−２はＳ Ｗ ２ ’
−２Ｓ Ｗ ２ Ｋ−３を制御し、論理回路Ｌ２に−１
はＳＷ２に Ｓ Ｗ ２ ’−’を制御する。
制御する。以下、論理回路Ｌ２に−２はＳ Ｗ ２ ’
−２Ｓ Ｗ ２ Ｋ−３を制御し、論理回路Ｌ２に−１
はＳＷ２に Ｓ Ｗ ２ ’−’を制御する。
このような構成において、入力端子１８に供給されたデ
ィジタル信号は、これら論理回路Ｌ２゜〜Ｌ２に−１に
よってデコードされ、このデコード出力によって対応す
るスイッチＳＷ２°〜５Ｗ２Ｋが駆動されるとともに、
第３のスイッチ群１５によって第１、第２のスイッチ群
１３．１４を選択することにより、インピーダンス変換
器１６を介して、入力されたディジタル信号に対応する
アナログ電圧が出力端子１７から出力される。
ィジタル信号は、これら論理回路Ｌ２゜〜Ｌ２に−１に
よってデコードされ、このデコード出力によって対応す
るスイッチＳＷ２°〜５Ｗ２Ｋが駆動されるとともに、
第３のスイッチ群１５によって第１、第２のスイッチ群
１３．１４を選択することにより、インピーダンス変換
器１６を介して、入力されたディジタル信号に対応する
アナログ電圧が出力端子１７から出力される。
すなわち、ディジタル信号に応じてＸ番目のスイッチが
オンされた場合、出力端子１７からはＸＶｒｅｆ／２Ｋ （Ｋ−０、１、２・・・／）Ｋ−１） なる電圧が出力される。
オンされた場合、出力端子１７からはＸＶｒｅｆ／２Ｋ （Ｋ−０、１、２・・・／）Ｋ−１） なる電圧が出力される。
第２図は、この発明を３ビツトのＤ／Ａ変換器に適用し
た場合を示すものであり、第１図と同一部分には同一符
号を付す。
た場合を示すものであり、第１図と同一部分には同一符
号を付す。
同図において、端子１１と１２の相互間には、抵抗Ｒ１
〜Ｒ８が接続されている。第１のスイッチ群１３は一対
のＰチャネル、Ｎチャネルトランジスタによって構成さ
れたスイッチＳＷ２、ＳＷ４、ＳＷ６、ＳＷＳからなり
、スイッチＳＷ２の一端は前記抵抗Ｒ２、Ｒ３の接続点
に接続され、スイッチＳＷ４の一端は前記抵抗Ｒ４、Ｒ
５の接続点に接続されている。さらに、スイッチＳＷ６
の一端は前記抵抗Ｒ６、Ｒ７の接続点に接続され、スイ
ッチＳＷ８の一端は前記抵抗Ｒ８と端子１２の接続点に
接続されている。
〜Ｒ８が接続されている。第１のスイッチ群１３は一対
のＰチャネル、Ｎチャネルトランジスタによって構成さ
れたスイッチＳＷ２、ＳＷ４、ＳＷ６、ＳＷＳからなり
、スイッチＳＷ２の一端は前記抵抗Ｒ２、Ｒ３の接続点
に接続され、スイッチＳＷ４の一端は前記抵抗Ｒ４、Ｒ
５の接続点に接続されている。さらに、スイッチＳＷ６
の一端は前記抵抗Ｒ６、Ｒ７の接続点に接続され、スイ
ッチＳＷ８の一端は前記抵抗Ｒ８と端子１２の接続点に
接続されている。
また、第２のスイッチ群１４は一対のＰチャネル、Ｎチ
ャネルトランジスタによって構成されたスイッチＳＷ１
、ＳＷＳ、ＳＷＳ、ＳＷ７からなり、スイッチＳＷＩの
一端は前記抵抗Ｒ１、Ｒ２の接続点に接続され、スイッ
チＳＷ３の一端は前記抵抗Ｒ３、Ｒ４の接続点に接続さ
れている。さらに、スイッチＳＷ５の一端は前記抵抗Ｒ
５、Ｒ６の接続点に接続され、スイッチＳＷ７の一端は
前記抵抗Ｒ７、Ｒ８の接続点に接続されている。
ャネルトランジスタによって構成されたスイッチＳＷ１
、ＳＷＳ、ＳＷＳ、ＳＷ７からなり、スイッチＳＷＩの
一端は前記抵抗Ｒ１、Ｒ２の接続点に接続され、スイッ
チＳＷ３の一端は前記抵抗Ｒ３、Ｒ４の接続点に接続さ
れている。さらに、スイッチＳＷ５の一端は前記抵抗Ｒ
５、Ｒ６の接続点に接続され、スイッチＳＷ７の一端は
前記抵抗Ｒ７、Ｒ８の接続点に接続されている。
第１のスイッチ群１３を構成するスイッチＳＷ２、ＳＷ
４、ＳＷ６、ＳＷＳの他端は、第３のスイッチ群１５を
構成するスイッチＳ Ｗ ａの一端に接続され、第２の
スイッチ群を構成するスイッチＳＷ１、ＳＷＳ、ＳＷＳ
、ＳＷ７の他端は、第３のスイッチ群１５を構成するス
イッチＳＷｂの一端に接続されている。
４、ＳＷ６、ＳＷＳの他端は、第３のスイッチ群１５を
構成するスイッチＳ Ｗ ａの一端に接続され、第２の
スイッチ群を構成するスイッチＳＷ１、ＳＷＳ、ＳＷＳ
、ＳＷ７の他端は、第３のスイッチ群１５を構成するス
イッチＳＷｂの一端に接続されている。
一方、ディジタル信号のＬＳＢが供給される入力端子１
８．は、論理回路Ｌ１を介して前記第３のスイッチ群１
５に接続されている。すなわち、入力端子１８、は、第
３のスイッチ群１５を構成するスイッチＳ Ｗ ａのＰ
チャネルトランジスタのゲート、ＳＷｂのＮチャネルト
ランジスタのゲートに接続されるとともに、インバータ
回路１つを介してスイッチＳ Ｗ ａのＮチャネルトラ
ンジスタのゲート、ＳＷｂのＰチャネルトランジスタの
ゲートに接続されている。
８．は、論理回路Ｌ１を介して前記第３のスイッチ群１
５に接続されている。すなわち、入力端子１８、は、第
３のスイッチ群１５を構成するスイッチＳ Ｗ ａのＰ
チャネルトランジスタのゲート、ＳＷｂのＮチャネルト
ランジスタのゲートに接続されるとともに、インバータ
回路１つを介してスイッチＳ Ｗ ａのＮチャネルトラ
ンジスタのゲート、ＳＷｂのＰチャネルトランジスタの
ゲートに接続されている。
また、ディジタル信号のＬＳＢ以外の信号が供給される
入力端子１８□、１８３は、論理回路Ｌ２を介して第１
、第２のスイッチ群１３．１４を構成するスイッチＳＷ
１〜ＳＷ８に接続されている。
入力端子１８□、１８３は、論理回路Ｌ２を介して第１
、第２のスイッチ群１３．１４を構成するスイッチＳＷ
１〜ＳＷ８に接続されている。
すなわち、論理回路Ｌ２を構成するナンド回路２０１の
一方入力端は、入力端子１８□に接続され、他方入力端
は入力端子１８．に接続されている。このナンド回路２
０１の出力端はスイッチＳＷ１、ＳＷ２のＰチャネルト
ランジスタのゲートに接続されるとともに、インバータ
回路２１１を介して、ＳＷｌ、ＳＷ２のＮチャネルトラ
ンジスタのゲートに接続されている。
一方入力端は、入力端子１８□に接続され、他方入力端
は入力端子１８．に接続されている。このナンド回路２
０１の出力端はスイッチＳＷ１、ＳＷ２のＰチャネルト
ランジスタのゲートに接続されるとともに、インバータ
回路２１１を介して、ＳＷｌ、ＳＷ２のＮチャネルトラ
ンジスタのゲートに接続されている。
また、ナンド回路２０２の一方入力端は、入力端が前記
入力端子１８２に接続されたインバータ回路２２１の出
力端に接続され、他方入力端は端子１８．に接続されて
いる。このナンド回路２０□の出力端はスイッチＳＷ３
、ＳＷ４のＰチャネルトランジスタのゲートに接続され
るとともに、インバータ回路２１□を介して、ＳＷＳ、
ＳＷ４のＮチャネルトランジスタのゲートに接続されて
いる。
入力端子１８２に接続されたインバータ回路２２１の出
力端に接続され、他方入力端は端子１８．に接続されて
いる。このナンド回路２０□の出力端はスイッチＳＷ３
、ＳＷ４のＰチャネルトランジスタのゲートに接続され
るとともに、インバータ回路２１□を介して、ＳＷＳ、
ＳＷ４のＮチャネルトランジスタのゲートに接続されて
いる。
さらに、ナンド回路２０．の一方入力端は入力端子１８
２に接続され、他方入力端は入力端が、前記入力端子１
８３に接続されたインバータ回路２２□の出力端に接続
さ゛れている。このナンド回路２０３の出力端はスイッ
チＳＷ５、ＳＷ６のＰチャネルトランジスタのゲートに
接続されるとともに、インバータ回路２１３を介して、
ＳＷＳ、ＳＷ６のＮチャネルトランジスタのゲートに接
続されている。
２に接続され、他方入力端は入力端が、前記入力端子１
８３に接続されたインバータ回路２２□の出力端に接続
さ゛れている。このナンド回路２０３の出力端はスイッ
チＳＷ５、ＳＷ６のＰチャネルトランジスタのゲートに
接続されるとともに、インバータ回路２１３を介して、
ＳＷＳ、ＳＷ６のＮチャネルトランジスタのゲートに接
続されている。
さらに、ナンド回路２０４の一方入力端は前記インバー
タ回路２２．の出力端に接続され、他方入力端は前記イ
ンバータ回路２２□の出力端に接続されている。このナ
ンド回路２０４の出力端はスイッチＳＷ７、ＳＷＳのＰ
チャネルトランジスタのゲートに接続されるとともに、
インバータ回路２１４を介して、ＳＷ７、ＳＷＳのＮチ
ャネルトランジスタのゲートに接続されている。
タ回路２２．の出力端に接続され、他方入力端は前記イ
ンバータ回路２２□の出力端に接続されている。このナ
ンド回路２０４の出力端はスイッチＳＷ７、ＳＷＳのＰ
チャネルトランジスタのゲートに接続されるとともに、
インバータ回路２１４を介して、ＳＷ７、ＳＷＳのＮチ
ャネルトランジスタのゲートに接続されている。
上記構成において、入力端子１８．〜１８．にＡ２ 、
Ａ ｌ５Ａｏ −’Ｏ１０，１−（ＬＳＢ）なる信号が
供給された場合、ナンド回路２０４の出力のみが“Ｏ“
となり、スイッチＳＷ７、ＳＷ８がオンとなる。また、
ＡＯ−“１“であるため、スイッチＳＷｂがオンとなり
、出力端子１７には出力電圧として１／２’Ｖｒｅｆ”
が得られる。
Ａ ｌ５Ａｏ −’Ｏ１０，１−（ＬＳＢ）なる信号が
供給された場合、ナンド回路２０４の出力のみが“Ｏ“
となり、スイッチＳＷ７、ＳＷ８がオンとなる。また、
ＡＯ−“１“であるため、スイッチＳＷｂがオンとなり
、出力端子１７には出力電圧として１／２’Ｖｒｅｆ”
が得られる。
上記実施例によれば、第１、第２のスイッチ群１３．１
４を構成するスイッチを直列接続された複数の抵抗の相
互間に交互に接続し、これら第１、第２のスイッチ群１
３．１４を構成するスイッチを人力ディジタル信号のＬ
ＳＢ以外の信号によって動作する論理回路により制御し
、且つ、第１、第２のスイッチ群１３．１４を入力ディ
ジタル信号のＬＳＢによって制御している。したがって
、ディジタル信号のビット数が同一である場合、従来に
比べて論理回路の数を削減することができるため、集積
回路化した場合、チップの占有面積を縮小することがで
きるものである。
４を構成するスイッチを直列接続された複数の抵抗の相
互間に交互に接続し、これら第１、第２のスイッチ群１
３．１４を構成するスイッチを人力ディジタル信号のＬ
ＳＢ以外の信号によって動作する論理回路により制御し
、且つ、第１、第２のスイッチ群１３．１４を入力ディ
ジタル信号のＬＳＢによって制御している。したがって
、ディジタル信号のビット数が同一である場合、従来に
比べて論理回路の数を削減することができるため、集積
回路化した場合、チップの占有面積を縮小することがで
きるものである。
第３図は、この発明の回路構成と、従来の回路構成に場
合における、ビット数と素子数の関係を示すものである
。
合における、ビット数と素子数の関係を示すものである
。
同図から明らかなように、この発明の場合、ビット数が
増加しても従来に比べて素子数を半分以下に抑えること
ができる。したがって、チ・ツブの占有面積を縮小し、
小型化、低価格化に極めて有利である。
増加しても従来に比べて素子数を半分以下に抑えること
ができる。したがって、チ・ツブの占有面積を縮小し、
小型化、低価格化に極めて有利である。
なお、上記実施例では、第１、第２のスイッチ群１３．
１４を人力ディジタル信号のＬＳＢによって制御し、第
３のスイッチ群１５を人力ディジタル信号のＬＳＢ以外
によって制御したが、人力ディジタル信号のＭＳＢで第
３のスイッチ群１５を制御し、ＭＳＢ以外によって第１
、第２のスイッチ群１３．１４を制御することも可能で
ある。
１４を人力ディジタル信号のＬＳＢによって制御し、第
３のスイッチ群１５を人力ディジタル信号のＬＳＢ以外
によって制御したが、人力ディジタル信号のＭＳＢで第
３のスイッチ群１５を制御し、ＭＳＢ以外によって第１
、第２のスイッチ群１３．１４を制御することも可能で
ある。
第４図はこの発明の第２の実施例を示すちのである。
上記実施例においては、入力ディジタル信号のＬＳＢに
よって第１、第２のスイッチ群１３．１４を制御したが
、この実施例は、人力ディジタル信号のＭＳＢによって
第１、第２のスイッチ群の選択を制御している。
よって第１、第２のスイッチ群１３．１４を制御したが
、この実施例は、人力ディジタル信号のＭＳＢによって
第１、第２のスイッチ群の選択を制御している。
第１のスイッチ群３１はスイッチＳＷ１、ＳＷ２、ＳＷ
３、ＳＷ４によって構成されている。
３、ＳＷ４によって構成されている。
スイッチＳＷＩの一端は抵抗Ｒ１、Ｒ２の接続点に接続
され、スイッチＳ −ｖＶ ２の一端は抵抗Ｒ２、Ｒ３
の接続点に接続されている。また、スイッチＳＷ３の一
端は抵抗Ｒ３、Ｒ４の接続点に接続され、スイッチＳＷ
４の一端は抵抗Ｒ４、Ｒ５の接続点に接続されている。
され、スイッチＳ −ｖＶ ２の一端は抵抗Ｒ２、Ｒ３
の接続点に接続されている。また、スイッチＳＷ３の一
端は抵抗Ｒ３、Ｒ４の接続点に接続され、スイッチＳＷ
４の一端は抵抗Ｒ４、Ｒ５の接続点に接続されている。
第２のスイッチ群３２はスイッチＳＷ５、ＳＷ６、ＳＷ
７、ＳＷ８によって構成されている。
７、ＳＷ８によって構成されている。
スイッチＳＷ５の一端は抵抗Ｒ５、Ｒ６の接続点に接続
され、スイッチＳ Ｗ ６の一端は抵抗Ｒ６、Ｒ７の接
続点に接続されている。また、スイッチＳＷ７の一端は
抵抗Ｒ７、Ｒ８の接続点に接続され、スイッチＳＷ８の
一端は抵抗Ｒ８と端子１２の接続点に接続されている。
され、スイッチＳ Ｗ ６の一端は抵抗Ｒ６、Ｒ７の接
続点に接続されている。また、スイッチＳＷ７の一端は
抵抗Ｒ７、Ｒ８の接続点に接続され、スイッチＳＷ８の
一端は抵抗Ｒ８と端子１２の接続点に接続されている。
前記第１、第２のスイッチ群３１．３２を構成するスイ
ッチＳＷＩ〜ＳＷ８の他端は、第３のスイッチ群３３を
構成するスイッチＳ Ｗ ｃ −Ｓ Ｗ ｄに接続され
ている。
ッチＳＷＩ〜ＳＷ８の他端は、第３のスイッチ群３３を
構成するスイッチＳ Ｗ ｃ −Ｓ Ｗ ｄに接続され
ている。
すなわち、スイッチＳＷ１、ＳＷ５の他端はスイッチＳ
Ｗ ｃの一端に接続され、スイッチＳＷ２、ＳＷ６の
他端はスイッチＳＷｄの一端に接続されている。スイッ
チＳＷ３、ＳＷ７の他端はスイッチＳ Ｗ ｅの一端に
接続され、スイッチＳＷ４、ＳＷ８の他端はスイッチＳ
Ｗｆの一端に接続されている。これらスイッチＳ Ｗ
ｃ −Ｓ Ｗ ｆの他端は、前記インピーダンス変換器
を介して出力端子１７に接続されている。
Ｗ ｃの一端に接続され、スイッチＳＷ２、ＳＷ６の
他端はスイッチＳＷｄの一端に接続されている。スイッ
チＳＷ３、ＳＷ７の他端はスイッチＳ Ｗ ｅの一端に
接続され、スイッチＳＷ４、ＳＷ８の他端はスイッチＳ
Ｗｆの一端に接続されている。これらスイッチＳ Ｗ
ｃ −Ｓ Ｗ ｆの他端は、前記インピーダンス変換器
を介して出力端子１７に接続されている。
一方、ディジタル信号のＭ Ｓ Ｂが供給される入力端
子１８．は、論理回路Ｌ３を介して前記第１、第２のス
イッチ群３１．３２に接続されている。
子１８．は、論理回路Ｌ３を介して前記第１、第２のス
イッチ群３１．３２に接続されている。
すなわち、入力端子１８３はスイッチＳＷＩ〜ＳＷ４の
Ｎチャネルトランジスタのゲートと、スイッチＳＷ５〜
ＳＷ８のＰチャネルトランジスタのゲートにそれぞれ接
続されるとともに、インバータ回路３４を介して、スイ
ッチＳＷＩ〜Ｓ Ｗ ４のＰチャネルトランジスタのゲ
ート、スイッチＳＷ５〜ＳＷ８のＮチャネルトランジス
タのゲートにそれぞれ接続されている。
Ｎチャネルトランジスタのゲートと、スイッチＳＷ５〜
ＳＷ８のＰチャネルトランジスタのゲートにそれぞれ接
続されるとともに、インバータ回路３４を介して、スイ
ッチＳＷＩ〜Ｓ Ｗ ４のＰチャネルトランジスタのゲ
ート、スイッチＳＷ５〜ＳＷ８のＮチャネルトランジス
タのゲートにそれぞれ接続されている。
また、ディジタル信号のＬＳＢ以外の信号が供給される
入力端子１８□、１８．は、論理回路Ｌ４、第３のスイ
ッチ群３３に接続されている。
入力端子１８□、１８．は、論理回路Ｌ４、第３のスイ
ッチ群３３に接続されている。
すなわち、論理回路Ｌ４を構成するナンド回路３５１の
一方入力端は、入力端子１８２に接続され、他方入力端
は入力端子１８．に接続されている。このナンド回路３
５．の出力端はスイッチＳ Ｗ ｃを構成するＰチャネ
ルトランジスタのゲートに接続されるとともに、インバ
ータ回路３６゜を介してスイッチＳ Ｗ ｃを構成する
Ｎチャネルトランジスタのゲートに接続されている。
一方入力端は、入力端子１８２に接続され、他方入力端
は入力端子１８．に接続されている。このナンド回路３
５．の出力端はスイッチＳ Ｗ ｃを構成するＰチャネ
ルトランジスタのゲートに接続されるとともに、インバ
ータ回路３６゜を介してスイッチＳ Ｗ ｃを構成する
Ｎチャネルトランジスタのゲートに接続されている。
また、ナンド回路３５□の一方入力端は、入力端子１８
□に接続され、他方入力端は入力端が端子１８１に接続
されたインバータ回路３７１の出力端に接続されている
。このナンド回路３５□の出力端はスイッチＳＷｄを構
成するＰチャネルトランジスタのゲートに接続されると
ともに、インバータ回路３６２を介してスイッチＳＷｄ
を構成するＮチャネルトランジスタのゲートに接続され
ている。
□に接続され、他方入力端は入力端が端子１８１に接続
されたインバータ回路３７１の出力端に接続されている
。このナンド回路３５□の出力端はスイッチＳＷｄを構
成するＰチャネルトランジスタのゲートに接続されると
ともに、インバータ回路３６２を介してスイッチＳＷｄ
を構成するＮチャネルトランジスタのゲートに接続され
ている。
さらに、ナンド回路３５．の一方入力端は、入力端が入
力端子１８□に接続されたインバータ回路３７２の出力
端に接続され、他方入力端は端子１８Ｉに接続されてい
る。このナンド回路３５３の出力端はスイッチＳ Ｗ
ｅを構成するＰチャネルトランジスタのゲートに接続さ
れるとともに、インバータ回路３６．を介してスイッチ
Ｓ Ｗ ｅを構成するＮチャネルトランジスタのゲート
に接続されている。
力端子１８□に接続されたインバータ回路３７２の出力
端に接続され、他方入力端は端子１８Ｉに接続されてい
る。このナンド回路３５３の出力端はスイッチＳ Ｗ
ｅを構成するＰチャネルトランジスタのゲートに接続さ
れるとともに、インバータ回路３６．を介してスイッチ
Ｓ Ｗ ｅを構成するＮチャネルトランジスタのゲート
に接続されている。
さらに、ナンド回路３５４の一方入力端は、前記インバ
ータ回路３７□の出力端に接続され、他方入力端は前記
インバータ回路３７．の出力端に接続されている。この
ナンド回路３５４の出力端はスイッチＳＷｆを構成する
Ｐチャネルトランジスタのゲートに接続されるとともに
、インバータ回路３６４を介してスイッチＳＷｆを構成
するＮチャネルトランジスタのゲートに接続されている
。
ータ回路３７□の出力端に接続され、他方入力端は前記
インバータ回路３７．の出力端に接続されている。この
ナンド回路３５４の出力端はスイッチＳＷｆを構成する
Ｐチャネルトランジスタのゲートに接続されるとともに
、インバータ回路３６４を介してスイッチＳＷｆを構成
するＮチャネルトランジスタのゲートに接続されている
。
上記構成において、入力端子１ｇ、〜１８３にＡ２ 、
ＡＩ 、ＡＯ−’０．０．１’ （ＬＳＢ）なる信号が
供給された場合、Ａ２−“０”であるため、スイッチＳ
Ｗ５〜ＳＷ８がオンとなる。また、論理回路Ｌ４はナン
ド回路３５．の出力のみが“０”であり、スイッチＳ
Ｗ ｅのみががオンとなるため、出力端子１７には出力
電圧として１／２’Ｖｒｅｆが得られる。
ＡＩ 、ＡＯ−’０．０．１’ （ＬＳＢ）なる信号が
供給された場合、Ａ２−“０”であるため、スイッチＳ
Ｗ５〜ＳＷ８がオンとなる。また、論理回路Ｌ４はナン
ド回路３５．の出力のみが“０”であり、スイッチＳ
Ｗ ｅのみががオンとなるため、出力端子１７には出力
電圧として１／２’Ｖｒｅｆが得られる。
上記実施例によっても第１の実施例と同様の効果を得る
ことができる。
ことができる。
また、この実施例の場合、第１の実施例に比べてスイッ
チの数が２個多いため、この分チップの面積が大きくな
るが、第３のスイッチ群３３を構成するスイッチＳ Ｗ
ｃ −Ｓ Ｗ ｆが制御するスイッチの数がそ□れぞ
れ２個であり、第１の実施例における第３のスイッチ群
１５を構成するスイッチＳＷａ、ＳＷｂが制御するスイ
ッチの数がそれぞれ４個であった場合に比べて少ないも
のである。
チの数が２個多いため、この分チップの面積が大きくな
るが、第３のスイッチ群３３を構成するスイッチＳ Ｗ
ｃ −Ｓ Ｗ ｆが制御するスイッチの数がそ□れぞ
れ２個であり、第１の実施例における第３のスイッチ群
１５を構成するスイッチＳＷａ、ＳＷｂが制御するスイ
ッチの数がそれぞれ４個であった場合に比べて少ないも
のである。
したがって、スイッチＳ Ｗ ｃ −Ｓ Ｗ ｆの負荷
が少ないため、動作速度が第１の実施例に比べて速いも
のである。
が少ないため、動作速度が第１の実施例に比べて速いも
のである。
なお、上記実施例では、第１、第２のスイッチ群３１．
３２を人力ディジタル信号のＭＳＢによって制御し、第
３のスイッチ群３３を入力ディジタル信号のＭＳＢ以外
の信号によって制御したが、入力ディジタル信号のＬＳ
Ｂで第３のスイッチ群３３を制御し、ＬＳＢ以外によっ
て第１、第２のスイッチ群３１．３２を制御することも
可能である。
３２を人力ディジタル信号のＭＳＢによって制御し、第
３のスイッチ群３３を入力ディジタル信号のＭＳＢ以外
の信号によって制御したが、入力ディジタル信号のＬＳ
Ｂで第３のスイッチ群３３を制御し、ＬＳＢ以外によっ
て第１、第２のスイッチ群３１．３２を制御することも
可能である。
その他、この発明の要旨を変えない範囲において種々変
形実施可能なことは勿論である。
形実施可能なことは勿論である。
［発明の効果］
以上、詳述したようにこの発明によれば、第１、第２の
基準電源の相互間に直列接続された複数の抵抗に、複数
のスイッチにより構成された第１、第２のスイッチ手段
を接続し、ディジタル信号の最上位ビットあるいは最下
位ビットの内容によって第１、第２のスイッチ手段を選
択するとともに、ディジタル信号の最上位ビットあるい
は最下位ビット以外の内容により動作する論理回路手段
によって第１、第２のスイッチ手段を構成するスイッチ
を選択することにより、ディジタル信号のビット数が増
加した場合においても、論理回路手段の増加を抑えるこ
とができ、集積回路化する場合において、チップの占有
面積の量曽大を防止することが可能なり／Ａ変換器を提
供できる。
基準電源の相互間に直列接続された複数の抵抗に、複数
のスイッチにより構成された第１、第２のスイッチ手段
を接続し、ディジタル信号の最上位ビットあるいは最下
位ビットの内容によって第１、第２のスイッチ手段を選
択するとともに、ディジタル信号の最上位ビットあるい
は最下位ビット以外の内容により動作する論理回路手段
によって第１、第２のスイッチ手段を構成するスイッチ
を選択することにより、ディジタル信号のビット数が増
加した場合においても、論理回路手段の増加を抑えるこ
とができ、集積回路化する場合において、チップの占有
面積の量曽大を防止することが可能なり／Ａ変換器を提
供できる。
第１図はこの発明の一実施例を示す概略構成図、第２図
は第１図を具体的に示す回路図、第３図はこの発明と従
来の素子数を比較して示す図、第４図はこの発明の第２
の実施例を示す回路図、第５図は従来のＤ／Ａ変換器を
示す回路図である。 】１．１２・・・端子、Ｒ１−Ｒ８・・・抵抗、１３．
３１・・・第１のスイッチ群、１４．３２・・・第２の
スイッチ群、ＳＷ１〜ＳＷ８・・・スイッチ、１５．３
３・・・第３のスイッチ群、Ｌ１〜Ｌ４・・・論理回路
、ＡＯ−＝ＬＳ Ｂ、Ａ２−ＭＳ Ｂ０
は第１図を具体的に示す回路図、第３図はこの発明と従
来の素子数を比較して示す図、第４図はこの発明の第２
の実施例を示す回路図、第５図は従来のＤ／Ａ変換器を
示す回路図である。 】１．１２・・・端子、Ｒ１−Ｒ８・・・抵抗、１３．
３１・・・第１のスイッチ群、１４．３２・・・第２の
スイッチ群、ＳＷ１〜ＳＷ８・・・スイッチ、１５．３
３・・・第３のスイッチ群、Ｌ１〜Ｌ４・・・論理回路
、ＡＯ−＝ＬＳ Ｂ、Ａ２−ＭＳ Ｂ０
Claims (2)
- （１）第１、第２の基準電源の相互間に直列接続された
複数の抵抗と、 前記第２の基準電源と抵抗の接続点および各抵抗の接続
点のうち奇数番目の接続点から分圧電圧を取出す複数の
スイッチによって構成された第１のスイッチ手段と、 前記第２の基準電源と抵抗の接続点および各抵抗の接続
点のうち偶数番目の接続点から分圧電圧を取出す複数の
スイッチによって構成された第２のスイッチ手段と、 ディジタル信号の最下位ビットまたは最上位ビット以外
の内容に応じて、前記第１、第２のスイッチ手段を構成
するスイッチを選択する論理回路手段と、 前記ディジタル信号の最下位ビットまたは最上位ビット
の内容に応じて、前記第１、第２のスイッチ手段を選択
する第３のスイッチ手段と、を具備したことを特徴とす
るＤ／Ａ変換器。 - （２）第１、第２の基準電源の相互間に直列接続された
複数の抵抗と、 前記第１、第２の基準電源の中央部に位置する点と第１
の基準電源の相互間に設けられ、各抵抗に発生された分
圧電圧をそれぞれ取出す複数のスイッチによって構成さ
れた第１のスイッチ手段と、前記第１、第２の基準電源
の中央部に位置する点と第２の基準電源の相互間に設け
られ、各抵抗に発生された分圧電圧をそれぞれ取出す複
数のスイッチによって構成された第２のスイッチ手段と
、ディジタル信号の最上位ビットまたは最下位ビット以
外の内容に応じて、前記第１、第２のスイッチ手段を構
成するスイッチを選択する論理回路手段と、 前記ディジタル信号の最上位ビットまたは最下位ビット
の内容に応じて、前記第１、第２のスイッチ手段を選択
する第３のスイッチ手段と、を具備したことを特徴とす
るＤ／Ａ変換器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281760A JP2598138B2 (ja) | 1989-10-31 | 1989-10-31 | Ｄ／ａ変換器 |
| US07/604,241 US5065159A (en) | 1989-10-31 | 1990-10-29 | Digital to analog converter with switching logic minimization |
| KR1019900017525A KR930006747B1 (ko) | 1989-10-31 | 1990-10-31 | D/a변환기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281760A JP2598138B2 (ja) | 1989-10-31 | 1989-10-31 | Ｄ／ａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03145218A true JPH03145218A (ja) | 1991-06-20 |
| JP2598138B2 JP2598138B2 (ja) | 1997-04-09 |
Family
ID=17643595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1281760A Expired - Lifetime JP2598138B2 (ja) | 1989-10-31 | 1989-10-31 | Ｄ／ａ変換器 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5065159A (ja) |
| JP (1) | JP2598138B2 (ja) |
| KR (1) | KR930006747B1 (ja) |
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| JP3254112B2 (ja) * | 1995-08-24 | 2002-02-04 | ローム株式会社 | Ｄ／ａ変換インターフェース |
| US5952948A (en) * | 1997-09-24 | 1999-09-14 | Townsend And Townsend And Crew Llp | Low power liquid-crystal display driver |
| JP3621249B2 (ja) * | 1998-02-27 | 2005-02-16 | 富士通株式会社 | 電圧選択回路、ｌｃｄ駆動回路及びｄ／ａ変換器 |
| US6608612B2 (en) * | 1998-11-20 | 2003-08-19 | Fujitsu Limited | Selector and multilayer interconnection with reduced occupied area on substrate |
| US6317069B1 (en) | 1999-05-06 | 2001-11-13 | Texas Instruments Incorporated | Digital-to-analog converter employing binary-weighted transistor array |
| US6781399B2 (en) * | 2001-08-16 | 2004-08-24 | Micron Technology, Inc. | On-chip ADC test for image sensors |
| TWI283517B (en) * | 2003-09-30 | 2007-07-01 | Rohm Co Ltd | D/A converter circuit, organic EL drive circuit and organic EL display device |
| JP4382040B2 (ja) * | 2003-10-21 | 2009-12-09 | 富士通マイクロエレクトロニクス株式会社 | Ｄ／ａ変換回路 |
| US7385545B2 (en) * | 2006-08-31 | 2008-06-10 | Ati Technologies Inc. | Reduced component digital to analog decoder and method |
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| JPS5660114A (en) * | 1979-10-22 | 1981-05-23 | Toshiba Corp | Digital-analog converting circuit |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4146882A (en) * | 1976-08-24 | 1979-03-27 | Intel Corporation | Digital-to-analog converter employing two levels of decoding |
| JPS5713813A (en) * | 1980-06-27 | 1982-01-23 | Hitachi Ltd | Monolithic analog-to-digital converting circuit |
| JPS57133721A (en) * | 1981-02-13 | 1982-08-18 | Sony Corp | Da converting circuit |
| JPS59132231A (ja) * | 1983-01-18 | 1984-07-30 | Nec Corp | アナログ−デイジタル変換器 |
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| DE3781277D1 (de) * | 1987-10-09 | 1992-09-24 | Ibm | Geraet zur aufloesungsausdehnung eines n-bit-ohmschen digital-analog-umsetzers in einen (n+p)-bit-digital-analog-umsetzer. |
-
1989
- 1989-10-31 JP JP1281760A patent/JP2598138B2/ja not_active Expired - Lifetime
-
1990
- 1990-10-29 US US07/604,241 patent/US5065159A/en not_active Expired - Lifetime
- 1990-10-31 KR KR1019900017525A patent/KR930006747B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54151368A (en) * | 1978-02-21 | 1979-11-28 | Nat Semiconductor Corp | Double digitalltooanalog converter |
| JPS5660114A (en) * | 1979-10-22 | 1981-05-23 | Toshiba Corp | Digital-analog converting circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US5065159A (en) | 1991-11-12 |
| KR910008973A (ko) | 1991-05-31 |
| KR930006747B1 (ko) | 1993-07-23 |
| JP2598138B2 (ja) | 1997-04-09 |
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