JPH03141741A - Counter control circuit - Google Patents
Counter control circuitInfo
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- JPH03141741A JPH03141741A JP1268362A JP26836289A JPH03141741A JP H03141741 A JPH03141741 A JP H03141741A JP 1268362 A JP1268362 A JP 1268362A JP 26836289 A JP26836289 A JP 26836289A JP H03141741 A JPH03141741 A JP H03141741A
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Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
〔概 要〕
異なるクロック信号をカウントするカウンタ相互の同期
制御回路に関し、
第１のカウンタと第２のカウンタの同期をとるリセット
パルスを、リセットパルスの位相変化時にはマスクする
ことにより、誤同期することのないカウンタ制御回路を
提供することを目的とし、第１のクロック信号をカウン
トし、同期パルスを発生する第１のカウンタと、第２の
クロック信号をカウントする第２のカウンタと、第１の
カウンタで発生する同期パルスから、第２のカウンタを
リセットするリセットパルスを発生するリセットパルス
発生手段と、リセットパルス発生手段で発生したリセッ
トパルスの位相を第２０カウンタのキャリィ出力と比較
し、位相が合っていないときには、リセットパルスをマ
スクするリセットパルスマスク手段とを備え構成する。[Detailed Description of the Invention] [Summary] Regarding a synchronization control circuit between counters that count different clock signals, a reset pulse for synchronizing a first counter and a second counter is masked when the phase of the reset pulse changes. The purpose of this is to provide a counter control circuit that does not cause erroneous synchronization. a counter, a reset pulse generating means for generating a reset pulse for resetting the second counter from a synchronizing pulse generated by the first counter, and a reset pulse generating means for carrying the phase of the reset pulse generated by the reset pulse generating means to a 20th counter. The reset pulse masking means compares the output with the output and masks the reset pulse when the phases do not match.
本発明は、異なるクロック信号をカウントするカウンタ
相互の同期制御回路に関する。The present invention relates to a mutual synchronization control circuit for counters that count different clock signals.
例えば、ディジタル多重通信において、６．３ＭＨｚの
クロック信号と１．５ Ｍ’Ｈｚのクロック信号とは非
同期である。For example, in digital multiplex communication, a 6.3 MHz clock signal and a 1.5 MHz clock signal are asynchronous.
しかし、ディジタル信号を多重、分離するために、例え
ば、８ｋＨｚの１２５μｓで、この２つのクロックを同
期をとることが必要であり、このために、マスクカウン
タからスレイブカウンタに同期パルスを送出し同期をと
っている。However, in order to multiplex and separate digital signals, it is necessary to synchronize these two clocks, for example, at 8 kHz for 125 μs, and for this purpose, a synchronization pulse is sent from the mask counter to the slave counter for synchronization. I'm taking it.
この同期パルスの位相が、電源電圧変動、温度変動等に
より変化し、スレイブカウンタが誤動作することがある
。The phase of this synchronization pulse may change due to power supply voltage fluctuations, temperature fluctuations, etc., and the slave counter may malfunction.
かかるカウンタ制御回路は、システムの信頼性の点から
、誤同期を起こすことのないものが要求されている。From the viewpoint of system reliability, such a counter control circuit is required to be one that does not cause erroneous synchronization.
［従来の技術］
第４図は従来例を説明する図、第５図は従来例のタイム
チャートを説明する図である。[Prior Art] FIG. 4 is a diagram for explaining a conventional example, and FIG. 5 is a diagram for explaining a time chart of the conventional example.
第４図に示す従来例は、マスタクロックをカウントする
マスクカウンタ１１と、
スレイブクロツタをカウントするスレイブカウンタ２１
と、
マスクカウンタ１１より発生した同期パルスをスレイブ
クロツタにより保持するＤ−フリ・ンプフロップ回路（
以下ＦＦ回路と称する）３１と、Ｄ−ＦＦ回路３１の出
力をスレイブクロックにて保持するＤ−ＦＦ回路３２と
、
Ｄ−ＦＦ回路３１の出力とＤ−ＦＦ回路３２の否定出力
を人力とする否定論理積回路（以下ＮＡ（Ａ）は動作例
１であり、
（ａ） マスタカウンタ１１で、マスタクロックをカ
ウントすることにより、発生させる同期パルスである。The conventional example shown in FIG. 4 includes a mask counter 11 that counts the master clock, and a slave counter 21 that counts the slave clock.
and a D-flip-flop circuit (which holds the synchronization pulse generated from the mask counter 11 by a slave clocker).
(hereinafter referred to as an FF circuit) 31, a D-FF circuit 32 that holds the output of the D-FF circuit 31 using a slave clock, and the output of the D-FF circuit 31 and the negative output of the D-FF circuit 32 are manually generated. A NAND circuit (hereinafter referred to as NA(A) is operation example 1, and (a) is a synchronization pulse generated by counting a master clock in the master counter 11.
（ｂ） スレイブクロツタの波形である。(b) This is the waveform of the slave crotter.
（Ｃ） 同期パルス（ａ）をスレイブクロツタ（ｂ）
にて保持したものであり、ここではスレイブクロック（
ｂ）の４ビット幅の信号となっているものとする。(C) Slave sync pulse (a) (b)
The slave clock (
Assume that the signal has a width of 4 bits as shown in b).
（ｄ） （Ｃ）のパルスをスレイブクロック（ｂ）に
て保持したものであり、ここでは（Ｃ）のパルスをスレ
イブクロック（ｂ）の１ビット分遅らせたパルスの否定
出力である。(d) The pulse in (C) is held by the slave clock (b), and here it is the negative output of the pulse in which the pulse in (C) is delayed by one bit of the slave clock (b).
（ｅ） （Ｃ）と（ｄ）のＮＡＮＤをとったものであ
り、「１」、「ｌ」で「０」となり、ここで発生する「
Ｏ」をスレイブカウンタ１２のリセットパルスとしてい
る。(e) This is the result of NANDing (C) and (d), and "1" and "l" result in "0", and the "
O'' is used as a reset pulse for the slave counter 12.
Ｃスレイブカウンタ２１のカウント値である。This is the count value of the C slave counter 21.
ここでは、時刻ｔ１において、カウンタ２１のカウント
値Ｙがリセットされ、００からカウントを開始すること
を示している。Here, at time t1, the count value Y of the counter 21 is reset and starts counting from 00.
第４図のスレイブカウンタ２１は、リセット人力がある
ときにはリセット入力でリセットされ、リセット入力が
ないときにはカウント値がＦＦ（１０進の２５６を示す
）でリセットし、０からカウントを再開するカウンタで
ある。The slave counter 21 in FIG. 4 is a counter that is reset by a reset input when there is reset input, and when there is no reset input, the count value is reset to FF (indicating 256 in decimal) and restarts counting from 0. .
ここで（Ａ）図のｔ２に示すように、同期パルス（ａ）
が、スレイブクロック（ｂ）に対して遅れたときには、
図に示すように、リセットパルス（ｅ）が、スレイブク
ロック（ｂ）の１ビツト遅れることにより、スレイブカ
ウンタ２１のカウント値Ｃが００でリセットされるので
、ＯＯを２回カウントすることになる。Here (A) As shown at t2 in the figure, the synchronization pulse (a)
is delayed with respect to slave clock (b),
As shown in the figure, since the reset pulse (e) is delayed by one bit of the slave clock (b), the count value C of the slave counter 21 is reset to 00, so that OO is counted twice.
（Ｂ）は動作例２であり、時刻ｔ３において、同期パル
ス（ａ）がスレイブクロック（ｂ）より後方にあり、こ
のときにリセットパルス（ｅ）が発生し、カウンタ２１
をリセットし、カウントを開始する。(B) is operation example 2. At time t3, the synchronizing pulse (a) is behind the slave clock (b), and at this time, the reset pulse (e) is generated, and the counter 21
Reset and start counting.
ついで、時刻ｔ４においては、同期パルス（ａ）がスレ
イブクロック（ｂ）の立ち上がりより前方にくると、ス
レイブカウンタ２１のカウント値がＦＥ（１０進の２５
５）でリセットされ、ついでＯＯからカウントを開始す
ることになる。Next, at time t4, when the synchronizing pulse (a) comes before the rising edge of the slave clock (b), the count value of the slave counter 21 becomes FE (25 in decimal).
5), and then counting starts from OO.
〔発明が解決しようとする課題］
上述の従来例においては、同期パルスから十もリセット
パルスを発生させ、そのリセットパルスにより、スレイ
ブカウンタをリセットし同期をとっているが、同期パル
スのスレイブクロックに対する位相が変化する度に、ス
レイブカウンタが誤動作する。[Problems to be Solved by the Invention] In the conventional example described above, a reset pulse is generated from the synchronization pulse, and the slave counter is reset and synchronized by the reset pulse. The slave counter malfunctions every time the phase changes.
本発明は、第１のカウンタと第２のカウンタの同期をと
るリセットパルスを、リセットパルスの位相変化時には
マスクすることにより、誤同期することのないカウンタ
制御回路を提供することを目的とする。An object of the present invention is to provide a counter control circuit that does not cause erroneous synchronization by masking a reset pulse that synchronizes a first counter and a second counter when the phase of the reset pulse changes.
第１図は本発明の詳細な説明するブロック図を示す。 FIG. 1 shows a block diagram illustrating the invention in detail.
第１図に示す本発明の原理ブロック図中の１０は、第１
のクロック信号をカウントし、同期パルスを発生する第
１のカウンタであり、
２０は、第２のクロック信号をカウントする第２のカウ
ンタであり、
３０は、第１のカウンタ１０で発生する同期パルスから
、第２のカウンタ２０をリセットするりセットパルスを
発生するリセットパルス発生手段であり、
４０は、リセットパルス発生手段３０で発生したリセッ
トパルスの位相を第２のカウンタ２０のキャリィ出力と
比較し、位相が合っていないときには、リセットパルス
をマスクするリセットパルスマスク手段であり、
かかる手段を具備することにより本課題を解決するため
の手段とする。10 in the block diagram of the principle of the present invention shown in FIG.
20 is a second counter that counts a second clock signal, and 30 is a synchronous pulse generated by the first counter 10. 40 is a reset pulse generating means for resetting the second counter 20 or generating a set pulse, and 40 compares the phase of the reset pulse generated by the reset pulse generating means 30 with the carry output of the second counter 20. , a reset pulse masking means for masking the reset pulse when the phases do not match, and providing such means is a means for solving the present problem.
〔作 用］
第１のカウンタ１０にて、第１のクロック信号をカウン
トして、所定の周期毎に同期パルスを発生させる。[Function] The first counter 10 counts the first clock signal and generates a synchronization pulse at every predetermined period.
この同期パルスをもとに、リセットパルス発生手段３０
で、第２のカウンタ２０をリセットするリセットパルス
を発生させる。Based on this synchronization pulse, the reset pulse generating means 30
Then, a reset pulse for resetting the second counter 20 is generated.
第２のカウンタ２０から所定の周期で出力されるキャリ
ィ出力と、リセットパルスの位相を比較し、位相が合っ
ていないときには、リセットパルスマスク手段４０でリ
セットパルスをマスクして、第２のカウンタ２０を自走
させることにより、誤同期をなくすることが可能となる
。The carry output output from the second counter 20 at a predetermined period is compared with the phase of the reset pulse, and if the phases do not match, the reset pulse is masked by the reset pulse masking means 40, and the reset pulse is outputted from the second counter 20. By allowing the system to run on its own, it is possible to eliminate erroneous synchronization.
〔実施例］
以下本発明の要旨を第２図〜第３図に示す実施例により
具体的に説明する。[Examples] The gist of the present invention will be specifically explained below with reference to Examples shown in FIGS. 2 and 3.
第２図は本発明の“実施例を説明する図、第３図は本発
明の実施例のタイムチャートを説明する図をそれぞれ示
す。なお、全図を通して同一符号は同一対象物を示す。FIG. 2 is a diagram for explaining an embodiment of the present invention, and FIG. 3 is a diagram for explaining a time chart of an embodiment of the present invention. Note that the same reference numerals indicate the same objects throughout the figures.
第２図に示す本発明の実施例は、従来例で説明したのと
同しマスクカウンタ１１と、
スレイブカウンタ２１と、
第１図で説明した、リセットパルス発生手段３０として
、Ｄ−ＦＦ回路３１．３２およびＮＡＮＤ３３ａ。The embodiment of the present invention shown in FIG. 2 uses the same mask counter 11 and slave counter 21 as explained in the conventional example, and a D-FF circuit 31 as the reset pulse generating means 30 explained in FIG. .32 and NAND33a.
リセットパルスマスク手段４０として、Ｄ−ＦＦ回路４
１．４２、論理和回路（以下ＯＲ回路と称する）４３よ
びＮＡＮＤ４４から構成した例である。The D-FF circuit 4 serves as the reset pulse masking means 40.
1.42, this is an example constructed from an OR circuit (hereinafter referred to as an OR circuit) 43 and a NAND 44.
この回路の動作を第３図のタイムチャートにより説明す
る。The operation of this circuit will be explained using the time chart shown in FIG.
（Ａ）は動作例１であり、
（ａ） マスクカウンタ１１で、マスタクロックをカ
ウントすることにより、発生させる同期パルスである。(A) is operation example 1, and (a) is a synchronization pulse generated by counting the master clock with the mask counter 11.
（ｂ） スレイブクロックの波形である。(b) This is the waveform of the slave clock.
（Ｃ） 同期パルス（ａ）をスレイブクロック（ｂ）
にて保持したものであり、ここではスレイブクロック（
ｂ）の４ビット幅となっているものとする。(C) Sync pulse (a) as slave clock (b)
The slave clock (
b) It is assumed that the width is 4 bits.
（ｄ） （Ｃ）のパルスをスレイブクロック（ｂ）に
て保持したものであり、ここでは（Ｃ）のパルスをスレ
イブクロック（ｂ）ノ１ヒツト分遅らせたパルスの否定
出力である。(d) The pulse in (C) is held by the slave clock (b), and here it is the negative output of the pulse in which the pulse in (C) is delayed by one hit of the slave clock (b).
（ｅ） （Ｃ）、（ｄ）およびＮＡＮＤ回路４４の出
力（ｉ）のＮＡＮＤをとったものであるが、（ｉ）も「
１」であり、３つの人力が「１」であるので、出力（ｅ
）は「Ｏ」となり、ここで発生する「ｏ」をスレイブカ
ウンタ２１のリセットパルス（ｅ）として同期をとって
いる。(e) (C), (d) and the output (i) of the NAND circuit 44 are NANDed, but (i) is also “
1” and the three human powers are “1”, so the output (e
) becomes "O", and the "o" generated here is used as the reset pulse (e) of the slave counter 21 for synchronization.
Ｃはスレイプカウンタ２■のカウント値である。C is the count value of the slap counter 2■.
ここでは、時刻ｔ１において、カウンタ２１のカウント
値Ｙがリセットされ、ＯＯからカウントを開始すること
を示している。Here, at time t1, the count value Y of the counter 21 is reset, indicating that counting starts from OO.
（ｆ） スレイプカウンタ２１のキャリィアウドであ
り、カウント値がＦＥで出力される。(f) This is a carry field of the slip counter 21, and the count value is output as FE.
（ｇ） （ｆ）の出力をＤ−ＦＦ回路４１により、ス
レイブクロック（ｂ）の１パルス遅延した出力である。(g) This is the output obtained by delaying the output of (f) by one pulse of the slave clock (b) by the D-FF circuit 41.
（ロ）（ｇ）をＤ−ＦＦ回路４２により、スレイブクロ
ック（ｂ）の１パルス遅延した出力である。(b) This is the output obtained by delaying (g) by one pulse of the slave clock (b) by the D-FF circuit 42.
（ｉ） （ｆ）、（ｇ）、山）のＯＲをとった出力と
（Ｃ）のＮＡＮＤをとった出力である。(i) This is the output obtained by ORing (f), (g), and peak) and the NANDing output (C).
ここで（Ａ）図のｔ２に示すように、同期パルス（ａ）
が、スレイブクロック（ｂ）に対して遅れたときには、
（Ｃ）、（ｄ）のみのＮＡＮＤ出力をリセットパルスと
すると、誤ったリセットパルス（ｅ）となり、スレイプ
カウンタ２１のカウント値がＯＯでそリセットされるの
で、ＮＡＮＤ回路３３ａに（ｉ）を人力し、破線に示す
ように、誤ったリセットパルスをマスクすることにより
、誤動作を防止する。Here (A) As shown at t2 in the figure, the synchronization pulse (a)
is delayed with respect to the slave clock (b),
If the NAND outputs of only (C) and (d) are used as reset pulses, an incorrect reset pulse (e) will be generated and the count value of the slip counter 21 will be reset at OO, so (i) is manually input to the NAND circuit 33a. However, as shown by the broken line, erroneous reset pulses are masked to prevent malfunctions.
（Ｂ）は動作例２であり、時刻ｔ３において、同期パル
ス（ａ）がスレイブクロック（ｂ）より後方にあり、こ
のときにリセットパルス（ｅ）を発生し、カウンタ２■
をリセットし、カウントを開始する。(B) is operation example 2. At time t3, the synchronizing pulse (a) is behind the slave clock (b), and at this time, the reset pulse (e) is generated and the counter 2
Reset and start counting.
ついで、時刻Ｌ４においては、同期パルス（ａ）がスレ
イブクロック（ｂ）の立ち上がりより前方にくると、ス
レイプカウンタ２１のカウント値がＦＥ（１でリセット
され誤同期となるが、（Ａ）と同様に、（ｆ）、（濁、
（ｈ）のＯＲをとった出力と（Ｃ）のＮＡＮＤをとった
出力（ｉ）を、ＮＡＮＤ回路３３ａに入力し、破線に示
すように、誤ったリセットパルス（ｅ）をマスクするこ
とにより、誤動作を防止する。Next, at time L4, when the synchronization pulse (a) comes before the rise of the slave clock (b), the count value of the slave counter 21 is reset to FE (1, resulting in incorrect synchronization, but similar to (A)). ni, (f), (cloudy,
By inputting the ORed output of (h) and the NANDed output (i) of (C) to the NAND circuit 33a, and masking the erroneous reset pulse (e) as shown by the broken line, Prevent malfunction.
上述のように構成することにより、電源電圧変動、温度
変動等による、クロック間の位相変化が生じても、スレ
イプ側カウントの誤りを防止することができる。By configuring as described above, even if phase changes occur between clocks due to power supply voltage fluctuations, temperature fluctuations, etc., it is possible to prevent errors in counting on the slave side.
以上のような本発明によれば、スレイブカウントのリセ
ットパルスの位相変動による誤動作を、リセットパルス
をマスクすることにより、誤動作を防止できるカウンタ
制御回路を提供することができる。According to the present invention as described above, it is possible to provide a counter control circuit that can prevent malfunctions caused by phase fluctuations of the slave count reset pulse by masking the reset pulses.
第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明する図、
第３図は本発明の実施例のタイムチャートを説明する図
、
第４図は従来例を説明する図、
第５図は従来例のタイムチャートを説明する図、をそれ
ぞれ示す。
図において、
ＩＯは第１のカウンタ、
１１はマスタカウンタ、
２０は第２のカウンタ、
２１はスレイプカウンタ、
３０はリセットパルス発生手段、
３１．３２．４１．４２はＤ−ＦＦ回路、３３．３３ａ
、４４はＮＡＮＤ回路、
４０はリセットパルスマスク手段、
４３はＯＲ回路、
をそれぞれ示す。
本発明の詳細な説明するブロック盟
第１図
本発明の詳細な説明する図FIG. 1 is a block diagram explaining the present invention in detail, FIG. 2 is a diagram explaining the present invention in detail, FIG. 3 is a diagram explaining a time chart of the embodiment of the present invention, and FIG. 4 is a conventional example. FIG. 5 is a diagram illustrating a time chart of a conventional example. In the figure, IO is a first counter, 11 is a master counter, 20 is a second counter, 21 is a slave counter, 30 is a reset pulse generating means, 31.32.41.42 is a D-FF circuit, 33.33a
, 44 is a NAND circuit, 40 is a reset pulse mask means, and 43 is an OR circuit. FIG. 1 is a block diagram explaining the present invention in detail; FIG. 1 is a diagram explaining the present invention in detail.
Claims (1)
制御回路であって、 第１のクロック信号をカウントし、同期パルスを発生す
る第１のカウンタ（１０）と、 第２のクロック信号をカウントする第２のカウンタ（２
０）と、 前記第１のカウンタ（１０）で発生する同期パルスから
、前記第２のカウンタ（２０）をリセットするリセット
パルスを発生するリセットパルス発生手段（３０）と、 前記リセットパルス発生手段（３０）で発生したリセッ
トパルスの位相を前記第２のカウンタ（２０）のキャリ
ィ出力と比較し、位相が合っていないときには、前記リ
セットパルスをマスクするリセットパルスマスク手段（
４０）とを備えたことを特徴とするカウンタ制御回路。[Claims] A synchronization control circuit between counters that count different clock signals, the circuit comprising: a first counter (10) that counts a first clock signal and generates a synchronization pulse; and a second clock signal. A second counter (2
0); a reset pulse generating means (30) for generating a reset pulse for resetting the second counter (20) from a synchronization pulse generated by the first counter (10); and the reset pulse generating means (30). Reset pulse masking means (30) for comparing the phase of the reset pulse generated in step 30 with the carry output of the second counter (20) and masking the reset pulse when the phases do not match.
40) A counter control circuit comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1268362A JPH03141741A (en) | 1989-10-16 | 1989-10-16 | Counter control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1268362A JPH03141741A (en) | 1989-10-16 | 1989-10-16 | Counter control circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03141741A true JPH03141741A (en) | 1991-06-17 |
Family
ID=17457466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1268362A Pending JPH03141741A (en) | 1989-10-16 | 1989-10-16 | Counter control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03141741A (en) |
-
1989
- 1989-10-16 JP JP1268362A patent/JPH03141741A/en active Pending
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