JPH03138836A - 電界放出素子 - Google Patents
電界放出素子Info
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- JPH03138836A JPH03138836A JP1275471A JP27547189A JPH03138836A JP H03138836 A JPH03138836 A JP H03138836A JP 1275471 A JP1275471 A JP 1275471A JP 27547189 A JP27547189 A JP 27547189A JP H03138836 A JPH03138836 A JP H03138836A
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Links
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Landscapes
- Electrodes For Cathode-Ray Tubes (AREA)
- Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)
- Cold Cathode And The Manufacture (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は発光型デイスプレィ、プリンタヘッド、真空電
子素子などに適用できる電界放出素子の構造に関する。
子素子などに適用できる電界放出素子の構造に関する。
［従来の技術］
従来の導電体／絶縁体／導電体構造をもつ電界放出素子
には、Ｋ、Ｔａｋｉｍｏｔｏらが第４回ＬＢＩ！国際会
議予稿集ｐ、３８４（１９８９）に報告したものがある
。この電界放出素子は、ガラス基板上に幅約１ｍｍの金
電極と、厚さ約１００人のポリイミド絶縁層と、金電極
に直交する幅約１ｍｍ、厚さ約１５０人のアルミ電極を
順次積層した構造をもつ。絶縁膜が約１００人と非常に
薄いため、金電極に対してアルミ電極に正電圧を印加す
ると、トンネル効果によって金電極から絶縁膜およびア
ルミ電極を通過して電子が真空中に放出される。従来の
電界放出素子は、金電極とアルミ電極で規定された面積
的１ ｍｍ２の素子全体にわたって超薄膜の絶縁層を介
して画電極が形成されていた。
には、Ｋ、Ｔａｋｉｍｏｔｏらが第４回ＬＢＩ！国際会
議予稿集ｐ、３８４（１９８９）に報告したものがある
。この電界放出素子は、ガラス基板上に幅約１ｍｍの金
電極と、厚さ約１００人のポリイミド絶縁層と、金電極
に直交する幅約１ｍｍ、厚さ約１５０人のアルミ電極を
順次積層した構造をもつ。絶縁膜が約１００人と非常に
薄いため、金電極に対してアルミ電極に正電圧を印加す
ると、トンネル効果によって金電極から絶縁膜およびア
ルミ電極を通過して電子が真空中に放出される。従来の
電界放出素子は、金電極とアルミ電極で規定された面積
的１ ｍｍ２の素子全体にわたって超薄膜の絶縁層を介
して画電極が形成されていた。
［発明が解決しようとする課題］
しかし前述の従来技術の場合、つぎに述べるようないく
つかの問題点があった。すなわち、複数の電界放出素子
を基板上にマトリクス状に配置し、樅および横方向のス
トライプ電極で複数の電界放出素子を同時に駆動する発
光型デイスプレィを構成した場合、電界放出素子の電極
間容量が非常に大きいため、ストライブ電極の寄生容量
による遅延時間が大きくなる。この結果、短時間での信
号の書き込みが不可能になり、駆動できるライン数に制
限が生じたり、画質が低下する。たとえば縦および横の
ストライプ電極幅を３００μｍ、絶縁層の厚みを１０Ｏ
Ａ、比誘電率を３、横ストライプ電極に形成される電界
放出素子数を６４０個、ストライプ電極抵抗を１にΩと
仮定すると、遅延時間は約１５０μｓとなり、フレーム
周波数を３０Ｈｚとしても十分に書き込みを行なう場合
には１００ライン程度しか駆動できないことになる。
つかの問題点があった。すなわち、複数の電界放出素子
を基板上にマトリクス状に配置し、樅および横方向のス
トライプ電極で複数の電界放出素子を同時に駆動する発
光型デイスプレィを構成した場合、電界放出素子の電極
間容量が非常に大きいため、ストライブ電極の寄生容量
による遅延時間が大きくなる。この結果、短時間での信
号の書き込みが不可能になり、駆動できるライン数に制
限が生じたり、画質が低下する。たとえば縦および横の
ストライプ電極幅を３００μｍ、絶縁層の厚みを１０Ｏ
Ａ、比誘電率を３、横ストライプ電極に形成される電界
放出素子数を６４０個、ストライプ電極抵抗を１にΩと
仮定すると、遅延時間は約１５０μｓとなり、フレーム
周波数を３０Ｈｚとしても十分に書き込みを行なう場合
には１００ライン程度しか駆動できないことになる。
またストライブ電極の容量が非常に大きいため、これに
信号を与える駆動回路のファンアウトを確保しなければ
ならず、コストと省スペースに問題がある。さらに、素
子面積が大きいと、絶縁膜のピンホールなどによる短絡
欠陥の発生確率が大きくなり、生産歩留まりの低下を引
き起こす。
信号を与える駆動回路のファンアウトを確保しなければ
ならず、コストと省スペースに問題がある。さらに、素
子面積が大きいと、絶縁膜のピンホールなどによる短絡
欠陥の発生確率が大きくなり、生産歩留まりの低下を引
き起こす。
電界放出素子で真空集積回路を構成する場合でも、電極
間の寄生容量が大きいと信号遅延が生じて高速の集積回
路が実現できない。
間の寄生容量が大きいと信号遅延が生じて高速の集積回
路が実現できない。
そこで本発明は上述した従来技術の問題点を克服するた
めのもので、その目的とするところは、電界放出素子の
電極間容量を小さくするとともに生産歩留まり、生産コ
ストを改善するところにある。
めのもので、その目的とするところは、電界放出素子の
電極間容量を小さくするとともに生産歩留まり、生産コ
ストを改善するところにある。
［課題を解決するための手段］
本発明の電界放出素子は、平面基板上に形成された第１
電極と、該第１電極上に形成された第１絶縁層と、該第
１絶縁層上に形成された第２電極とを具備した、導電体
／絶縁体／導電体構造をもつ電界放出素子において、前
記第１電極および前記第２電極の重なり部分で規定され
る素子領域の一部が電界放出領域であることを特徴とす
る。
電極と、該第１電極上に形成された第１絶縁層と、該第
１絶縁層上に形成された第２電極とを具備した、導電体
／絶縁体／導電体構造をもつ電界放出素子において、前
記第１電極および前記第２電極の重なり部分で規定され
る素子領域の一部が電界放出領域であることを特徴とす
る。
また、前記素子領域の一部に前記第１絶縁層より膜厚の
厚い第２絶縁層を具備することを特徴とする。
厚い第２絶縁層を具備することを特徴とする。
さらに、前記素子領域において、前記第１電極あるいは
前記第２電極の一部が欠除していることを特徴とする。
前記第２電極の一部が欠除していることを特徴とする。
［実施例］
本発明を実施例に従い詳述する。
〈実施例１〉
第１図（ａ）および（ｂ）は、本発明の第一の実施例を
説明するためのもので、一部に膜厚の厚い第２絶縁層を
具備した電界放出素子を用いた発光型デイスプレィの概
略平面図およびＡ−８間の概略断面図である。素子基板
は、平面状のガラス基板１上にクロム（Ｃｒ）金属より
なるストライプ状の第１電極２を形成し、第１電極およ
びガラス基板の表面の一部に二酸化珪素（Ｓ：０２）よ
りなる厚さ５０００人の第２絶縁層３を形成し、露出し
た第１電極の表面にフマル酸エステル重合体よりなる厚
さ８０人の第１絶縁層４を形成し、その表面に第１電極
とは直交する方向に、インジウム（Ｉｎ）金属よりなる
ストライプ状の第２電極５を形成した構造である。対向
基板は、平面状のガラス基板６の表面に透明導電膜７と
画素毎に蛍光体８を形成した構造である。発光型デイス
プレィは素子基板と対向基板を１ｍｍ程度の空間をおい
て貼合わせ、その空間を真空状態にした構造である。
説明するためのもので、一部に膜厚の厚い第２絶縁層を
具備した電界放出素子を用いた発光型デイスプレィの概
略平面図およびＡ−８間の概略断面図である。素子基板
は、平面状のガラス基板１上にクロム（Ｃｒ）金属より
なるストライプ状の第１電極２を形成し、第１電極およ
びガラス基板の表面の一部に二酸化珪素（Ｓ：０２）よ
りなる厚さ５０００人の第２絶縁層３を形成し、露出し
た第１電極の表面にフマル酸エステル重合体よりなる厚
さ８０人の第１絶縁層４を形成し、その表面に第１電極
とは直交する方向に、インジウム（Ｉｎ）金属よりなる
ストライプ状の第２電極５を形成した構造である。対向
基板は、平面状のガラス基板６の表面に透明導電膜７と
画素毎に蛍光体８を形成した構造である。発光型デイス
プレィは素子基板と対向基板を１ｍｍ程度の空間をおい
て貼合わせ、その空間を真空状態にした構造である。
電界放出素子は画素毎に形成され、素子領域は第１電極
と第２電極が重なった領域であり、電界放出領域は素子
領域のうち第１絶縁層が第１電極に直接液した部分であ
る。本実施例の場合、素子領域は１００μｍＸ１００μ
ｍであり、電界放出領域は５μｍＸ５μｍＸ２５個であ
るため、電界放出素子の寄生容量は約３．４３ｐＦとな
る。この値は素子領域全体が電界放出領域のときに比べ
約０．０８倍である。走査線（横ストライプ電極）１本
につき６４０画素を駆動する場合、電界放出素子による
全寄生容量は約２．２ｎＦとなり、走置線抵抗が１にΩ
のとき、配線遅延は約２．２μＳｅＣとなる。この配線
遅延であれば、６０ Ｈｚ駆動においても４００本以上
の走査線は十分に駆動できるため、高画質の発光型デイ
スプレィが実現できた。
と第２電極が重なった領域であり、電界放出領域は素子
領域のうち第１絶縁層が第１電極に直接液した部分であ
る。本実施例の場合、素子領域は１００μｍＸ１００μ
ｍであり、電界放出領域は５μｍＸ５μｍＸ２５個であ
るため、電界放出素子の寄生容量は約３．４３ｐＦとな
る。この値は素子領域全体が電界放出領域のときに比べ
約０．０８倍である。走査線（横ストライプ電極）１本
につき６４０画素を駆動する場合、電界放出素子による
全寄生容量は約２．２ｎＦとなり、走置線抵抗が１にΩ
のとき、配線遅延は約２．２μＳｅＣとなる。この配線
遅延であれば、６０ Ｈｚ駆動においても４００本以上
の走査線は十分に駆動できるため、高画質の発光型デイ
スプレィが実現できた。
第２図は第１絶縁層を形成した後に第２絶縁層を形成し
た場合の素子基板の概略断面図である。
た場合の素子基板の概略断面図である。
ガラス基板１の表面に第１電極２を形成した後、全面に
第１絶縁層９を形成し、その表面に第２絶縁Ｎ３、およ
び第２電極５を形成している。第１図に示したものと比
較して第２絶縁層の領域の絶縁層が２工程で形成される
ため、ピンホールなどの欠陥の発生を抑制できる効果が
ある。
第１絶縁層９を形成し、その表面に第２絶縁Ｎ３、およ
び第２電極５を形成している。第１図に示したものと比
較して第２絶縁層の領域の絶縁層が２工程で形成される
ため、ピンホールなどの欠陥の発生を抑制できる効果が
ある。
第３図は第２絶縁層を形成した後に第１絶縁層を全面に
形成した場合の素子基板の概略断面図である。ガラス基
板ｌの表面に第１電極２、および第２絶縁層３を形成し
た後、全面に第１絶縁Ｎ１０を形成し、その表面に第２
電極５を形成している。第２図に示した実施例と同様の
効果を有する。
形成した場合の素子基板の概略断面図である。ガラス基
板ｌの表面に第１電極２、および第２絶縁層３を形成し
た後、全面に第１絶縁Ｎ１０を形成し、その表面に第２
電極５を形成している。第２図に示した実施例と同様の
効果を有する。
〈実施例２〉
第４図（ａ）および（ｂ）は、本発明の第二の実施例を
説明するためのもので、第１電極および第２電極の一部
が欠除した電界放出素子を形成した素子基板の平面概略
図およびＣ−Ｄ間の断面概略図である。平面なガラス基
板１上にアルミニウム（Ａｌ）金属よりなる櫛歯状の第
１電極２を形成した後、ポリイミド絶縁体よりなる第１
絶縁層１１を全面に形成し、その表面に第１電極と直交
するようにＡＩ金金属りなる櫛歯状の第２電極５を形成
している。素子領域は第１電極と第２電極の交点であり
、第４図（ａ）中の点線領域１２で示される部分である
。電界放出領域は素子領域１２の中で櫛歯状の第１電極
と第２電極の重なる部分である。第１電極および第２電
極の全幅１５０ｕｍ、＠歯数３本、櫛歯幅１０μｍとし
、第１絶縁層の膜厚１００人、比誘電率３．５とすると
、電界放出領域の電極間容量は約２．８９Ｆであり、素
子領域全面が電界放出領域である場合の約０゜００４倍
である。なお、第１電極あるいは第２電極の素子間は低
抵抗化のために櫛歯間を電気的に接続した構造であって
もよい。
説明するためのもので、第１電極および第２電極の一部
が欠除した電界放出素子を形成した素子基板の平面概略
図およびＣ−Ｄ間の断面概略図である。平面なガラス基
板１上にアルミニウム（Ａｌ）金属よりなる櫛歯状の第
１電極２を形成した後、ポリイミド絶縁体よりなる第１
絶縁層１１を全面に形成し、その表面に第１電極と直交
するようにＡＩ金金属りなる櫛歯状の第２電極５を形成
している。素子領域は第１電極と第２電極の交点であり
、第４図（ａ）中の点線領域１２で示される部分である
。電界放出領域は素子領域１２の中で櫛歯状の第１電極
と第２電極の重なる部分である。第１電極および第２電
極の全幅１５０ｕｍ、＠歯数３本、櫛歯幅１０μｍとし
、第１絶縁層の膜厚１００人、比誘電率３．５とすると
、電界放出領域の電極間容量は約２．８９Ｆであり、素
子領域全面が電界放出領域である場合の約０゜００４倍
である。なお、第１電極あるいは第２電極の素子間は低
抵抗化のために櫛歯間を電気的に接続した構造であって
もよい。
本実施例の電界放出素子は製造プロセスが簡単であると
いう特長をもつ。
いう特長をもつ。
以上の二実施例において、第１絶縁層に絶縁性の有機薄
膜を用いたが、本発明はこれ以外の無機絶縁体、半導体
などが適用できる。また、第２電極材料は特に電子放出
効率を上げるために、仕事関数のなるべく小さな金属が
よく、金属表面に仕事関数の低いＢａＯなとの誘電体を
形成してもよい。本実施例では単純マトリクス型の発光
型デイスプレィへの応用をあげたが、本発明はこの範囲
に留まらず、例えばアクティブマトリクス型発光デイス
プレィや、マイクロ真空管等に用いる電界放出素子に適
用できるものである。
膜を用いたが、本発明はこれ以外の無機絶縁体、半導体
などが適用できる。また、第２電極材料は特に電子放出
効率を上げるために、仕事関数のなるべく小さな金属が
よく、金属表面に仕事関数の低いＢａＯなとの誘電体を
形成してもよい。本実施例では単純マトリクス型の発光
型デイスプレィへの応用をあげたが、本発明はこの範囲
に留まらず、例えばアクティブマトリクス型発光デイス
プレィや、マイクロ真空管等に用いる電界放出素子に適
用できるものである。
［発明の効果］
本発明の電界放出素子は以下に列記する格別なる発明の
効果を有する。
効果を有する。
（１）素子領域の大きさは所望のまま電極間容量を小さ
くできるため、基本特性を維持したまま高速応答が可能
である。
くできるため、基本特性を維持したまま高速応答が可能
である。
（２）従って、デイスプレィに応用する場合は、高解像
度で高コントラストの発光型デイスプレィが実現される
。
度で高コントラストの発光型デイスプレィが実現される
。
（３）絶縁層のピンホールなどによる電極間短絡あるい
は絶縁耐圧不良を防止できる構造であり、生産歩留まり
が向上できる。
は絶縁耐圧不良を防止できる構造であり、生産歩留まり
が向上できる。
（４）構造的に簡単であるので用途の自由度が大きい。
第１図（ａ）および（ｂ）は、本発明の第一の実施例を
説明するためのもので、一部に膜厚の厚い第２絶縁層を
具備した電界放出素子を用いた発光型デイスプレィの概
略平面図およびＡ−Ｂ間の概略断面図である。 第２図は第１絶縁層を形成した後に第２絶縁層を形成し
た場合の素子基板の概略断面図である。 第３図は第２絶縁層を形成した後に第１絶縁層を全面に
形成した場合の素子基板の概略断面図である。 第４図（ａ）および（ｂ）は、本発明の第二の実施例を
説明するためのもので、第１電極および第２電極の一部
が欠除した電界放出素子を形成した素子基板の平面概略
口およびＣ−Ｄ間の断面概略図である。 １．７・・ガラス基板 ２・・第１電極 ３・・第２絶縁層 ４．９．１０．１１・・第１絶縁層 ５・・第２電極 ６・・ガラス基板 ８・・蛍光体 以上 図（の （ト）
説明するためのもので、一部に膜厚の厚い第２絶縁層を
具備した電界放出素子を用いた発光型デイスプレィの概
略平面図およびＡ−Ｂ間の概略断面図である。 第２図は第１絶縁層を形成した後に第２絶縁層を形成し
た場合の素子基板の概略断面図である。 第３図は第２絶縁層を形成した後に第１絶縁層を全面に
形成した場合の素子基板の概略断面図である。 第４図（ａ）および（ｂ）は、本発明の第二の実施例を
説明するためのもので、第１電極および第２電極の一部
が欠除した電界放出素子を形成した素子基板の平面概略
口およびＣ−Ｄ間の断面概略図である。 １．７・・ガラス基板 ２・・第１電極 ３・・第２絶縁層 ４．９．１０．１１・・第１絶縁層 ５・・第２電極 ６・・ガラス基板 ８・・蛍光体 以上 図（の （ト）
Claims (3)
- （１）平面基板上に形成された第１電極と、該第１電極
上に形成された第１絶縁層と、該第１絶縁層上に形成さ
れた第２電極とを具備した、導電体／絶縁体／導電体構
造をもつ電界放出素子において、前記第１電極および前
記第２電極の重なり部分で規定される素子領域の一部が
電界放出領域であることを特徴とする電界放出素子。 - （２）前記素子領域の一部に前記第１絶縁層より膜厚の
厚い第２絶縁層を具備することを特徴とする請求項１に
記載の電界放出素子。 - （３）前記素子領域において、前記第１電極あるいは前
記第２電極の一部が欠除していることを特徴とする請求
項１に記載の電界放出素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1275471A JPH03138836A (ja) | 1989-10-23 | 1989-10-23 | 電界放出素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1275471A JPH03138836A (ja) | 1989-10-23 | 1989-10-23 | 電界放出素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03138836A true JPH03138836A (ja) | 1991-06-13 |
Family
ID=17556002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1275471A Pending JPH03138836A (ja) | 1989-10-23 | 1989-10-23 | 電界放出素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03138836A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006064634A1 (ja) * | 2004-12-17 | 2006-06-22 | Pioneer Corporation | 電子放出素子及びその製造方法 |
-
1989
- 1989-10-23 JP JP1275471A patent/JPH03138836A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006064634A1 (ja) * | 2004-12-17 | 2006-06-22 | Pioneer Corporation | 電子放出素子及びその製造方法 |
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