JPH03137774A - アーキテクチャ合成システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、ハードウェアのアーキテクチャ合成システム
に係わり、特に、設計者がハードウェア資源の割当て過
程を制御することを可能としたものである。

（従来の技術） デジタルシステムの大規模化に伴って、設計効率の向上
を目的とした各種のＣＡＤシステムが開発されている。

特に、最近では、機能設計より上位の段階から支援を行
なうシステムとして、ソフトウェアアルゴリズムで表さ
れた仕様を人力として、該アルゴリズムを実現するｌ＼
−ドウエア構成を生成するアーキテクチャ合成システム
が実現している。

通常、このアーキテクチャ合成システムにおいては、設
計者は具体的なノ＼−ドウエア構成を意識することなく
、実現したい処理アルゴリズムのみを着目し、汎用プロ
グラミング言語と同様の構文を用いてハードウェアの仕
様を記述する。すると、システムは、このような仕様記
述を入力し、仕様記述に含まれるオペレーションの順序
性、並列性を抽出し、オペレーションの実行順序を決定
（スケジューリング）する。そして、該実行順序にした
がってオペレーションを行なうために必要な／Ｘ−ドウ
エア資源、すなわち、演算器、レジスタ、転送路の資源
割当て（データバス割当て）を行なう。これら一連の処
理は、設計者の介入なしに一定のフルボリズムに従って
自動的に行なわれる。

スケジューリングについては、仕様記述された処理をで
きるだけ少ないステップで実行できるよう、欠配文献［
１］のＡＳＡＰスケジューリングの手法が用いられ、ま
た、データバス割当てについてはできるだけ資源数を節
約するように、欠配文献［２］のクリーク分割の手法が
しばしば用いられる。

［文献］ ［１］　Ｍ、Ｃ，ＭｃＦａｒｌａｎｄ、Ａ、Ｃ，Ｐａｋ
ｅｒ、Ｒ，Ｃａｍｐｏｓａｎｏ。

’Ｔｕｔｏｒｉａｌ　ｏｎ　Ｈｌｇｈ−Ｌｅｖｅｌ　５
ｙｎｔｈｅｓ１ｓ　”２５ｔｈ　ＡＣＭ／ＩＥＥＥ　Ｄ
ｅｓｉｇｎ　Ａｕｔｏｍａ口０ｎＣｏｎｆｅｒｅｎｃｅ
、１９８ｇ、ｐｐ３３０〜３３６゜［２］　Ｃ，Ｊ、Ｔ
ｓｅｎｇ、Ｄ、Ｐ、５ｉｅｖｉｏｒｅｋ。

’Ａｕｔｏｍａｔｅｄ　５ｙｎｔｈｅｓｉｓ　ｏｆ　Ｄ
ａｔａ　Ｐａｔｈｓ　ｉｎＤｌｇｌｔａｌ　５ｙｓｔｅ
ａ＋５ ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎｓ　ｏｎ　Ｃｏｍｐ
ｕｔｅｒ−ＡｉｄｅｄＤｅｓｉｇｎ、Ｖｏｌ、ＣＡＤ−
５，ＮＯ３，ｊＵＬＹ　１９ＢＢ、ｐｐ３７９〜３９５
゜ ここで、最速のスケジューリング方法が、システムによ
って自動的に求められることは、これ以上高速にできな
いという限界を知る意味において設計者にとって有利で
あるが、ノ１−ドウエアの構造を決定するデータバス割
当て処理までをシステムが一定のアルゴリズムにしたが
って完全に自動的に決めてしまうことは、設計者の思想
を反映することができないとい−う点で問題がある。

例えば、設計者が「変数Ｘ１３’は同一のレジスタとし
た方がよさそうだ。」、「演算ｐ、ｑは同一のＡＬＵで
実現したい。」、「変数ｘ、ｙは同一のレジスタで実現
すべきではない。」といった判断や意図に添ってデータ
バス構成を生成することができないという問題がある。

また、演算器割当てに関し、演算のオペランドの類似性
等、形式的な情報のみをもとに資源を割当てるために、
例えば加算と除算を同一演算器に割当てる等、通常あり
得ない演算器構成を生成してしまうという問題がしばし
ば起こる。

さらに、記憶要素割当てについていえば、記憶要素共有
化の結果必要となるマルチプレクサの増加や記憶要素の
ファンアウト数の増加等の転送路への影響を考慮せずに
、変数が有効である期間を示すライフタイムの重ならな
いもの同士を順次可能な限り共有化してゆくため、処理
の最初の方で選ばれた変数については、共有化がたくさ
ん行なわれ、その変数と対応する記憶要素の転送路が複
雑になるのに対し、処理の後の方で選ばれた変数はあま
り共有化がなされず、バランスの悪いデータバス構成に
なってしまうという問題もあった。

（発明が解決しようとする課題） 上記の如く、従来のアーキテクチャ合成システムにおい
ては、ハードウェアの資源割当て問題を、°設計者が通
常考えている構成を考慮せずに、短なる組合わせ最適化
問題として自動的に解いているため、設計者の意図する
データバスが生成されないという問題があった。また、
設計者がデ−タパスを構成してゆくという設計手法をと
ることができないため、設計者の思想を反映させること
ができず実際システムに適合できる設計を行い難いとい
う問題点があった。

そこで、本発明は、ハードウェア資源を割当てる過程に
おいて、設計者の思想を反映させることにより、設計者
の意図するデータバス構造を生成することができるアー
キテクチャ合成システムを提供することを目的とする。

［発明の構成コ （課題を解決するだめの手段） 上記課題を解決する本発明は、ハードウェアの仕様記述
を人力し該記述に含まれるオペレーションの順序性や並
列性を抽出しスケジューリング及びデータバス割当てを
行うアーキテクチャ合成システムにおいて、演算の実行
スケジュールを記憶するスケジューリング結果記憶手段
、必要となるハードウェア資源を記憶するハードウェア
資源記憶手段、ハードウェア資源の割当てを行う割当て
実行手段、該割当て過程の履歴を記憶する実行履歴記憶
手段、上記資源割当ての過程を制御する実行制御手段、
操作者側の指示に応じて前記割当て実行手段による資源
の割当て処理の実行を中断させ、その後操作者の思想を
反映させた指示に応じて処理を実行させる指示手段を備
えたことを特徴とする。

（作用） 本発明のアーキテクチャ合成システムでは、ハードウェ
アの仕様記述を人力し該記述に含まれるオペレーション
の順序性や並列性を抽出し自動的にスケジューリング及
びデータバス割当てを行うと共に、指示手段の指示に応
じて適時中断し、その後操作者の思想を反映させた指示
に応じて処理を実行する。

（実施例） 以下、本発明の詳細な説明する。

第１図は本発明の一実施例に係るアーキテクチャ合成シ
ステムにおいて、特に記憶要素割当て機能の部分を示す
ブロック図である。

図示のように、本例のアーキテクチャ合成システムは、
演算の実行スケジュールを記憶するスケジューリング結
果記憶部１と、必要となるハードウェア資源を記憶する
ハードウェア資源記憶部２と、ハードウェア資源の割当
てを行う資源割当て実行部３と、該手段３の割当て過程
の履歴を記憶する実行履歴記憶部４と、資源割当ての過
程を制御する実行制御部５と、操作者側の指示に応じて
前記割当て実行部３により資源の割当て処理の実行を中
断させると共にその後操作者の思想を反映させた指示に
応じて処理を実行させる支持部６を備えている。また、
生成されたデータバスを表示するデータバス表示部７と
、実行履歴を表示する実行履歴表示部８を備えている。

前記スケジューリング結果記憶部１は、各ステップで実
行される演算を第２図のような有向グラフによって記憶
するものである。

第２図において、ノードは演算、エツジはデータの流れ
を表す。第３図に凡例を示すように、ノードは属性とし
て演算のタイプ、演算を実行するステップ、演算を実行
する演算器ｉｄ、演算結果を格納する変数名とそのビッ
ト幅をもつ。演算タイプＩのノードは人力変数、演算タ
イプＯのノードは出力変数を表す。

前記ハードウェア資源記憶部２は、割当てられた演算器
や記憶要素の情報を第４図のように記憶する。第５図に
その凡例を示す。Ｒはレジスタ、Ｒの属性はレジスタ名
とそれに対応するスケジューリング記憶部１のノードリ
ストとなっている。

第４図には、初期値として複数のステップで生きている
各変数に変数名と同名の記憶要素を割当てた結果が記憶
されている。

データバス表示部７はハードウェア資源記憶部２の資源
を用いてスケジューリング結果記憶部１の演算を実行す
るデータバスをデイスプレィ７Ｄ上に表示する。第２図
及び第４図に示した情報をデータバス表示部７により表
示した例を第６図に示す。参照符号の添字りは画面であ
ることを示す。

前記指示部６は、キーボードなどで構成され、下記の如
きコマンド５ｔｏｐ、ｃｏｎｔ、ｒｅｔｕｒｎ、ａｌｔ
を用い、資源割当て実行部３にょり行なわれる記憶要素
の共有化処理過程に対する指示を行なうものである。

５ｔｏｐ・・・資源割当ての実行を中断し、その結果の
データバスを表示。

ｃｏｎ　ｔ・・・実行の中断を解除して処理を続ける。

ｒｅｔｕｒｎ・・・資源割当ての状態を以前の状態に戻
す。

ａｌｔ・・・以前実行されたものと異なる資源割当て方
法を実行。

前記資源割当て実行部３はハードウェア資源記憶部２に
記憶されているｉｄの小さい記憶要素がら順にライフタ
イムの重ならない最小のｉｄをもつ他の記憶要素を求め
、共有化してゆくものである。

前記実行履歴記憶部４は、資源割当て実行部３による共
有化の履歴や実行制御部５に入力された指示を記憶する
ものである。前記実行履歴表示部８は、実行履歴記憶部
４の内容をデイスプレィ上に表示するものである。

以上の構成において、スケジューリング結果記憶部１、
ハードウェア資源記憶部２にそれぞれ第２図及び第４図
に示す情報が記憶されているとし、この初期状態におい
て第４図のレジスタについてライフタイム解析を行なっ
た結果を第７図に示す。

第７図の横方向は変数または割当てられた記憶要素を表
し、縦方向は演算の実行ステップを表す。

図中の記号しは変数が有効な期間を、記号りはそうでな
い期間を表す。

第７図のライフタイムテーブルＬＴＴがら共有化可能な
変数を検出した結果を第８図に示す。第８図において、
グラフのノードはレジスタ（変数）を表し、エツジはそ
の両端のレジスタが共有可能であることを表す。ここで
、第７図のライフタイムテーブルＬＴＴにおいてレジス
タ（変数）Ｘｙは以下に示す「規則１」、［規則２］の
いずれか一つを満たすとき共有可能であると判定してい
る。

［規則１１２つの変数Ｘ、ｙの列において、記号りをも
つ期間が重なっていない。

［規則２］２つの変数ｘ、ｙの列において、ともに記号
りをもつステップが存在し、これらすべてのステップに
対し、ＸはこのステップでＬが終了し、ｙはこのステッ
プからしが始まる。

そこで、いま、設計者が第６図のデータバスの表示を見
ながら、変数ｘ２とｘｌに関する共有化に介入しようと
考え、実行制御部５において次の如きコマンドを人力し
たとする。

＞５ｔｏｐ　　ｘ２．ｘｌ； 〉はプロンプトを示す。このコマンドは、変数ｘ２及び
ｘｌに対して共有化が実行された時点で処理を中断し、
その時点におけるデータバスを表示するという指示を表
す。

資源割当て実行部３は、ハードウェア資源記憶部２にお
いてより小さいｉｄをもつレジスタから順に共有化を実
行してゆく。すなわち、第８図のグラフからまず、変数
ｘｉ、ｘ４の共有化が実行され、ｘ６はｘｌ及びｘ４を
共有可能であるから、次にｘｌとｘ６の共有化が実行さ
れる。ここで、ｉｄがｗｌ、ｗ２のレジスタを共有化し
てできたレジスタのｉｄをｍｉｎ　（ｗｌ、ｗ２）とし
、実行履歴記憶部８は、ｗｌ、ｗ２．ｍｉｎ　　ｆｗｌ
。

ｗ２）の３つの組を記憶する。よって、上記２つの共有
化によって、３つ組（４，７，４）、（４９，４）が記
憶される。

次に、資源割当て実行部３は、変数ｘ２とｘ５の共有化
を行なう。この時点におけるスケジューリング情報記憶
部１、ハードウェア資源記憶部２、実行履歴記憶部４の
記憶内容を第９図〜第１１図にそれぞれ示す。

ここで、実行制御部５は上記のコマンド“５ｔｏｐ　　
により、資源割当て実行部３の処理を中断させ、データ
バス表示部７によって、第１２図に示すようにデータバ
スを表示させる。

いま、設計者が第１２図のデータバスの表示を見て、変
数ｘ２の入出力の転送路が望ましくないと判断し、この
原因を調べるために実行履歴表示部８により、第１１図
の情報を、デイスプレィ８Ｄ上に表示させたとする。こ
の情報と例えばマルチウィンドウを用いて、別ウィンド
ウに表示される第６図の情報から、第６図のデータバス
に資源ｉｄが記されているため、変数Ｘ２とｘ５の共有
化等が行なわれたことがわかる。

次に、設計者は上記情報により、変数ｘ２とＸ５の共有
化は行なわない方がよいと判断した場合、表示部６から
、例えば欠配のコマンドを入力したとする。

＞ｒｅｔｕｒｎ　　１； このｒｅｔｕｒｎコマンドは、オペランドをｎ（〉０）
とすると実行履歴記ｔｆ！、部４に記憶されているｎ時
点前までの処理をキャンセルし、その結果のデータバス
を表示せよという命令を表す。ｎ−１の処理手順を第１
３図に示す。

第１３図において、ステップｓ１で実行履歴記憶部から
最新の履歴（ｗ　１　、　ｗ　２　、　ｗ　３　）を得
、ステップＳ２でｗ３をｉｄとするハードウェア資源記
憶部２のリストＬを得、ステップｓ３てＷ＝ｍ　ａ　ｘ
　（ｗ　１．　ｗ２）を求め、ステップＳ４でリストＬ
におけるノードリストの最後の要素Ｚを求める。

次いで、ステップＳ５でＺをｉｄとしてもつスケジュー
リング結果記憶部１のノード「の属性の庇数名Ｓを求め
、ステップＳ６で（ｗ、Ｒ（Ｓ。

（Ｚ））をハードウェア資源記憶部に追加し、リストＬ
の属性から２を外し、ステップｓ７でノードｒの記憶要
素名をＳとし、ステップｓ８で結果のデータバスを表示
する。

具体的には、ステップＳ１において、第１１図から（ｗ
ｌ、ｗ２．ｗ３）＝　（５，８，５）を得、ステップＳ
２において第４図からリストし−（５Ｒ，（ｘｌ、（７
，１０）））を得るから、ステップＳ３．Ｓ４において
、ｗ−８，ｚ＝１０となる。

よって、第２図からＳはｘ５となり、ステップＳ６．Ｓ
７の実行後、スケジューリング結果記憶部１及びハード
ウェア資源記憶部２の内容はそれぞれ第１４図、第１５
図のようになり、実行履歴記憶部４には第１６図のよう
にキャンセルの履歴が記憶されて、第１７図のようなデ
ータバスがデイスプレィ７Ｄ上に表示される。

ｎ−１の場合は、ｒｅｔｕｒｎ　　１；のステップＳ８
を除いた処理手順を実行履歴記憶部４の最近のｎ個の履
歴について順に行なえばよい。ただし・ｎ個の履歴があ
るｒｅｔｕｒｎコマンドの対象、すなわちｒｅ’ｔｕｒ
ｎ　　ｍ；に対応するｍ個の履歴の一部分のみの履歴を
含む場合は、例えばｒｅｔｕｒｎコマンド実行後の状態
までもどるものとし、あるｒｅｔｕｒｎコマンドの対象
のすべてを含むときは、その部分をスキップして第１３
図の処理を実行すればよい。

次に、設計者は第１７図のデータバスを見て、欠配の如
きコマンドを人力したとする。

＞　　　ａｌｔ； このコマンドは、実行履歴記憶部５に記憶された以外の
共有化を実行することを表す。すなわち、該コマンドに
より、上記の如くキャンセルされた処理を再び実行しな
いように資源割当て実行部３の処理を制御することがで
きる。具体的には、資源割当て実行部３は共有化処理を
再開し、まず、ｘｌとｘ５の共有化を行なおうとするが
、上記ａｌｔコマンドにより、実行制御部５は、実行履
歴記憶部４に（５，８，５）があることを検出し、資源
割当て実行部３に同一内容の割当ての実行を禁止させる
。この結果、資源割当て実行部３は他の共有化を図り変
数ｘ６はｘｌと共有化済みであるので、ｘｌとｘｌの共
有化を行なう。

ここで前に入力されている５ｔｏｐコマンドによって共
有化の実行を再度中断し、第１８図に示すような再検討
後のデータバスをデイスプレィ７Ｄ上に表示させること
ができる。そして、設計者が、該データバスを見ること
により、適切な共有化が行なわれていると判断した場合
は、欠配の如きコマンドによって、資源割当て実行部３
に処理の続行を指示することができる。

＞　　ｃｏｎｔ　　； この場合、資源割当て実行部３は変数ｘ３とＸ５の共有
化を行なって処理を終了する。この結果のスケジューリ
ング結果記憶部１及びハードウェア資源記憶部２並びに
実行履歴記憶部４の内容を第１９図〜第２１図にそれぞ
れ示す。また、このときのデータバス表示部７による表
示結果を第２２図に示す。

以上により、本例では、コマンド“５ｔｏｐにより、設
計者が着目した変数に関する共有化が行われた時点で処
理を中断させ、コマンド“ｒｅｔｕｒｎ”で所望の時点
まで戻し、コマンド“ａｌｔ”により同一割当て処理を
禁止し、コマンドｃｏｎｔ“で別の割当て処理を実行さ
せることができる。

したがって、操作者は、中断すべき条件を予めめ設定し
ておくことにより、意に沿わない割当て内容を変更し、
実際ハードウェアの都合を考慮して意図した通りの資源
割当てを行うことができる。

上記実施例では、実行制御部５において、設計者が着目
した変数に関する共有化が行なわれた時点で中断をかけ
られるようにしたが、共有化が行なわれる直前で資源割
当て実行部１３の処理を中断させ、その段階のデータバ
スを表示し、共有化が行われようとしている資源を例え
ば、デイスプレィ上でブリンクさせる等の方法により明
示し、設計者にその共有化を許すか否かを人力させるよ
うにしてもよい。

また、上記実施例では、特定の資源に着目して、資源割
当て実行部３に対し中断をかけられるようにしたが、例
えば、ハードウェア資源量を評価するコスト関数ｆを考
え、１５Ｍ（Ｍは定数）となった時点で中断させること
もできる。実行制御部５は資源割当て実行部３によって
資源の共有化が行なわれるごとに中断し、その時点にお
けるデータバスを表示させ、設計者に該共有化をキャン
セルするか否かを人力させるようにしてもよい。実行制
御部５において、−度設定された中断条件を適宜キャン
セルできるようにしてもよい。さらに、実行履歴記憶部
４には過去に時点の履歴のみを入れるようにしてもよい
。Ｋは予め設定された定数であり、実行制御部５におい
てコマンド人力可能時に設定、変更可能としてもよい。

これによって、例えば、上記実施例中のａｌｔコマンド
の処理を「過去に時点において行なわれなかったストラ
テジ−（共有化を行なう組合わせの順番）を適用する。

」とすることができる。

さらに、スケジューリング情報記憶部１、ハードウェア
資源記憶部２はｎ（≧２）個のデータを記憶できるよう
にしておき、実行制御部５において、中断させた時点の
データを記憶可能とすることもできる。また、上記実施
例で説明したａｌｔコマンドの機能によって、種々のス
トラテジーによる設計結果を求め、設計者がそれらのデ
ータバス表示部により表示させて比較し、最適なものを
選び出すといった方法も可能となる。

また、上記実施例では、記憶要素の割当てを取り上げた
が、他の資源割当て、例えば、演算器の割当て、転送路
の共有化バス割当て）であってもよい。

この他、本発明は、その要旨を逸脱しない範囲で適宜変
形して実施できる。

［発明の効果］ 以上詳細に説明したように、本発明によれば、設計者は
、資源割当て実行手段により行なわれる資源割当て処理
を任意の条件及び任意の時点で中断し、その時点までの
資源割当て過程を把握した上で、以前に実行された割当
て処理を適宜キャンセルし、以前と異なるストラテジー
によって新たに資源割当てを行うこと等が可能となり、
設計者の意図するところのデータバスを短時間で生成す
ることが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るアーキテクチャ合成シ
ステムのブロック図、第２図はスケジューリング結果記
憶部の記憶内容を示す説明図、第３図はその凡例を示す
説明図、第４図はハードウェア資源記憶部の記憶内容を
示す説明図、第５図はその凡例を示す説明図、第６図は
データバス表示部の表示例を示す説明図、第７図はライ
フタイムテーブルの説明図、第８図はライフタイムテー
ブルを処理して得られる変数間の共有可能性を示すグラ
フの説明図、第９図及び第１０図はスケジューリング情
報記憶部及びハードウェア資源記憶部の他の記憶内容を
それぞれ示す説明図、第１１図は実行履歴表示部の表示
例を示す説明図、第１２図は第９図及び第１０図に対応
するデータバス表示部の表示例を示す説明図、第１３図
はリターンコマンドの処理手順を示すフローチャート、
第１４図及び第１５図並びに第１６図はリターンコマン
ド実行後のスケジューリング結果記憶部及びハードウェ
ア資源記憶部並びに実行履歴記憶部の記憶内容をそれぞ
れ示す説明図、第１７図はそのときのデータバス表示部
の表示内容の説明図、第１８図は共有化処理後のデータ
バス表示例の説明図、第１９図は最終結果のスケジュー
リング結果記憶部の記憶内容の説明図、第２０図は最終
結果のハードウェア資源記憶部の記憶内容の説明図、第
２１図は最終結果の実行記憶部の記憶内容の説明図、第
２２図は最終結果のデータバス表示例の説明図である。 １・・・スケジューリング結果記憶部 ２・・・ハードウェア資源記憶部 ３・・・資源割当て実行部 ４・・・実行履歴記憶部 ５・・・実行制御部 ６・・・表示部 ７・・・データバス表示部 ８・・・実行履歴表示部 代臥弁社三好秀和 ＠３図 第 図 （資源ｉｄ、タイフ゛、属性） 第５図 Ｙｌ 第７図 第１０図 第１３図 第１５図 第１６図 第２０図 第２１図

Claims (3)

【特許請求の範囲】
1. （１）ハードウェアの仕様記述を入力し該記述に含まれ
   るオペレーションの順序性や並列性を抽出しスケジュー
   リング及びデータバス割当てを行うアーキテクチャ合成
   システムにおいて、演算の実行スケジュールを記憶する
   スケジューリング結果記憶手段、必要となるハードウェ
   ア資源を記憶するハードウェア資源記憶手段、ハードウ
   ェア資源の割当てを行う割当て実行手段、該割当て過程
   の履歴を記憶する実行履歴記憶手段、上記資源割当ての
   過程を制御する実行制御手段、操作者側の指示に応じて
   前記割当て実行手段による資源の割当て処理の実行を中
   断させ、その後操作者の思想を反映させた指示に応じて
   処理を実行させる指示手段を備えたことを特徴とするア
   ーキテクチャ合成システム。
2. （２）請求項１に記載のアーキテクチャ合成システムに
   おいて、前記指示手段の指示に応じた中断後、前記実行
   制御手段は、前記スケジュール結果記憶手段、前記ハー
   ドウェア資源記憶手段による記憶内容を前記実行履歴記
   憶手段により記憶される履歴において履歴番号ｎ（≧１
   ）時点前の状態に戻すことを特徴とするアーキテクチャ
   合成システム。
3. （３）請求項１に記載のアーキテクチャ合成システムに
   おいて、前記指示手段の指示に応じた中断後、前記実行
   制御手段は、前記実行履歴記憶手段により記憶される履
   歴番号ｎ（≧１）時点前までの履歴において出現するハ
   ードウェア資源割当て処理と異なる資源割当て処理を実
   行することを特徴とするアーキテクチャ合成システム。