JP2831726B2

JP2831726B2 - 記憶要素割当て支援装置

Info

Publication number: JP2831726B2
Application number: JP1242622A
Authority: JP
Inventors: 雄一黒澤; 貴久開發; 誠一西尾
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-09-19
Filing date: 1989-09-19
Publication date: 1998-12-02
Anticipated expiration: 2013-12-02
Also published as: JPH03103975A

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、ハードウエアのアーキテクチャ設計を支援
するCADシステムの記憶要素割当て支援装置に関する。

（従来の技術）デジタルシステムの大規模化に伴って、設計効率の向
上を目的とした各種のCADシステムが開発されている。
特に、最近では、機能設計より上位の段階から支援を行
なうシステムとして、ソフトウエアアルゴリズムで表さ
れた仕様を入力として、該アルゴリズムを実現するハー
ドウエア構成を生成するアーキテクチャ合成システムが
出現している。通常、これらのシステムにおいて設計者
は、具体的なハードウエア構成を意識することなく、実
現したい処理アルゴリズムのみに着目し、汎用プログラ
ミング言語と同様の構文を用いて、ハードウエアの仕様
を記述する。システムは、このような仕様記述を入力
し、仕様記述に含まれるオペレーションの順序性、併設
性を抽出し、オペレーションの実行順序を決定するスケ
ジューリングを行なう。そして、該実行順序に従ってオ
ペレーションを行なうために必要なハードウエア資源、
すなわち、演算器、レジスタ転送路の割当てであるデー
タパス割当てを行なう。これら一連の処理は、設計者の
介入なしに一定のアルゴリズムに従って自動的に行われ
る。記憶要素の割当てについていえば、変数が有効であ
る期間（ライフタイムとよばれる）を算出し、ライフタ
イムの重ならないもの同士を機械的にマージしてゆく方
法がとられている。なお、これに関する手法は、下記文
献〔１〕にクリーク分割の手法が、文献〔２〕にLeft−
edge法が説明されている。

〔１〕 C.J.Tseng,D.P.Siewiorek, “Automated Synthesis of Data Paths in Digital Sys
tems", IEEE Transactions on Computer−Aided Design,Vol.CA
D−5.NO3,JULY 1986,pp379〜395. 〔２〕 A.Hashimoto,et al., “Wire routing by optimizing channel assignment wi
thin large apertues," IEEE Proc,8th DA Workshop,pp214−224（1971）しかし、記憶要素の割当ては、「記憶要素を共有化す
ることによって転送路の形が変わる。」、すなわち、
「共有化によって記憶要素の入力部分にセレクタが必要
となり、出力のファンアウト数が増える。」という問題
を含んでおり、記憶要素量の減少とこれらの影響とのト
レードオフを考慮しつつ共有化を行なうことが必要であ
るが、上記の方法では、転送路への影響はほとんど考慮
されておらず、共有化した結果適切なデータパスが生成
されないという問題があった。特に、上記の方法では、
各変数についてできる限り共有化を行なってゆくため、
処理の最初の方で選ばれた変数については、共有化がた
くさん行なわれ、その変数と対応する記憶要素の転送路
が複雑になるのに対し、処理の後の方で選ばれた変数
は、あまり共有化がなされず、バランスの悪いデータパ
ス構成になってしまうという問題があった。すなわち、
通常設計者が設計するような資源に対して負荷が適当に
分散されたデータパス構成を生成することができないと
いう問題があった。また、共有化処理はすべてシステム
にまかされているため、「変数x,yは同一のレジスタと
した方がよさそうだ。」、「変数x,yは同一のレジスタ
で実現したい」、「変数x,yは同一のレジスタで実現す
べきではない。」といった設計者の判断や意図に添った
データパス構成を生成することができないとい問題もあ
った。また、設計者が記憶要素共有化後の影響を考慮し
ながら試行錯誤を行なってデータパスを構成してゆくと
いう設計手法をとることができないという問題点もあっ
た。また、これらのことがアーキテクチャ合成システム
が実際の設計に使用できないという原因でもあった。

（発明が解決しようとする問題点）以上のように、従来のアーキテクチャ合成システムに
おいては、設計者がデータパス割当てに介入することが
できず設計者の考えを反映することができない、設計者
の意図するデータパスを生成することができない、とい
う問題があった。

本発明は、このような事情に鑑みてなされたもので、
記憶要素を割当てる過程において、設計者の介入を可能
とし、設計者の意図するデータパスを生成することがで
きるような設計環境を提供することを目的とする。

〔発明の構成〕

（課題を解決するための手段）請求項１記載の本発明の記憶要素割当て支援装置は、
演算の実行スケジュールを記憶するスケジューリング結
果記憶手段と、該スケジューリング結果記憶手段に記憶
されている情報から共有化可能な記憶要素の組合わせを
検出する共有化可能記憶要素検出手段と、該検出手段に
よる検出結果として前記共有化可能な記憶要素を表示す
る共有化可能記憶要素表示手段とを備えていることを特
徴とする。

請求項２記載の本発明の記憶要素割当て支援装置は、
さらに、割当てられたハードウエア資源を記憶するハー
ドウエア資源記憶手段と、記憶要素の共有化を指定する
記憶要素割当て指定手段と、該指定に従って前記スケジ
ューリング結果記憶手段及びハードウエア資源記憶手段
の記憶内容を修正することにより前記記憶要素の割当て
を行う実行手段とを備えている。

請求項３記載の本発明の記憶要素割当て支援装置は、
さらに、共有化可能記憶要素表示手段が、記憶要素割当
て指定手段により指定された記憶要素と共有化可能な記
憶要素のみを表示することを可能とされている。

（作用）本発明によれば、設計者は共有化可能記憶要素表示手
段の表示によって共有化可能な記憶手段を知ることがで
きるので、この情報を用いて記憶要素の割当てを検討す
ることが可能となる。

また、請求項２記載の本発明によれば、設計者が記憶
要素の共有化指定を行なうと、この指定に従って記憶要
素の割当てが行われるため、設計者はスケジューリング
を行なった後での記憶要素の共有化を関する検討を行な
うことができる。

さらに、請求項３記載の本発明によれば、設計者は自
分が着目する記憶要素についてのみの共有化可能性を知
ることが可能となり、特にデータが大規模な場合、不要
な情報を除くことができるため、極めて有利となる。

（実施例）以下、本発明の実施例について図面を参照しつつ説明
する。第１図は本発明の一実施例に係わる記憶要素割当
て支援装置の構成を示すブロック図である。スケジュー
リング結果記憶部11は各ステップで実行される演算を第
２図（ａ）のような有向グラフによって記憶する。同図
（ｂ）に示すように、ノードは演算、エッジはデータの
流れを表す。ノードは属性として、演算のタイプ、演算
を実行するステップ、演算を実行する演算器id、演算結
果を格納する変数名とそのビット幅をもつ。演算タイプ
Ｉのノードは入力変数、演算タイプ０のノードは出力変
数を表すものである。なお、属性が空白の部分は属性が
まだ与えられていないことを表す。また、入出力ノード
に対するステップは“0"とする。

ハードウエア資源記憶部12は割当てられた演算器や記
憶要素の情報を第３図のように記憶する。すなわち、各
演算器を使用するスケジューリング結果記憶部11の演算
や各記憶要素に格納されるスケジューリング結果記憶部
11の変数を記憶するもので、その各リストは、“（資源
id、名前、タイプ、対応するスケジューリング結果記憶
部のノードid）”のように構成される。なお、“名前”
は空白としている。

コントロール情報表示部13はスケジューリング結果記
憶部11の内容をグラフ形式でCRT上に第４図のように表
示する。この図中の点線はステップの区切りを表わして
いる。

データパス表示部14はハードウエア資源記憶部12の資
源を用いてスケジューリング結果記憶部11の演算を実行
するデータパスをCRT上に表示する。第２図、第３図の
情報をデータパス表示部14により表示したものを第５図
に示す。ここで、記憶要素の共有化が行われていない変
数は入出力変数を除いてそれぞれ変数名と同名の記憶要
素として表示する。

ライフタイム解析部15は、スケジューリング結果記憶
部11に現れる変数のライフタイムを解析する。共有可能
記憶要素表示部16は、ライフタイム解析部15の結果をも
とに共有可能な変数名をCRT上に表示する。

記憶要素割当て指定部17は、設計者が共有可能記憶要
素表示部16によって表示された記憶要素について、共有
化を指示する部分である。

割当て実行部18は記憶要素割当て指定部16の指示に従
って記憶要素の割当てを行ない、スケジューリング結果
記憶部11、ハードウエア資源記憶部12の内容を修正す
る。

以上の構成において、スケジューリング結果記憶部1
1、ハードウエア資源記憶部12にそれぞれ第２図、第３
図に示す情報が記憶されている場合を考える。ライフタ
イム解析部15は、まず、スケジューリング結果記憶部1
1、ハードウエア資源記憶部12に現れる変数（共有化さ
れた変数はその記憶要素名をもつ変数とみなす。）に関
して代入と参照が行われるステップを求め、ライフタイ
ムテーブルを作成する。すなわち、各変数に対して、値
が代入されたステップに記号ｄを、参照が行われたステ
ップに記号ｒを入れたテーブル作る。この結果を第６図
に示す。第６図の横方向は変数または割当てられた記憶
要素を表し、縦方向は演算の実行ステップを表す。

次に、第６図の各変数に対して、ステップ１より順に
たどって、区間〔d,r〕に記号Ｌ、区間（r,d）に記号
Ｄ、区間〔r,r〕に記号Ｌ、残った部分に記号Ｄを入れ
る。この結果を第７図に示す。

共有可能記憶要素表示部16は、この第７図のライフタ
イムテーブルから共有化可能な変数を検出し、これをグ
ラフとして表示する。ただし、Ｌの期間が１ステップの
みである変数は記憶要素に値を保持する必要がないた
め、表示しない。

このグラフ作成のアルゴリズムを第８図に示す。この
アルゴリズムにおいては、変数x,yが以下の〔規則
１〕、〔規則２〕のいずれかを満たすとき、両者間で記
憶要素の共有が可能であると判定する。

〔規則１〕x,yの列において、記号Ｌをもつ期間が重
なっていない。

〔規則２〕x,yの列において、ともに記号Ｌをもつス
テップが存在し、これらすべてのステップに対し、ｘは
このステップでＬが終了し、ｙはこのステップからＬが
始まる。

以下、第８図を参照しつつ当該アルゴリズムについて
詳細に説明する。

まず、S80において、変数y_j（ｊ＝1,…,N）とする。
ここでy₁,…,y_Nはそれぞれ変数ａ〜１のいずれかを指
す。つまり、y₁＝a,y₂＝b,……,y₁₁＝k,y_{12（＝Ｎ）}＝
１となる。

次に、S81において、まずｊ＝１とする。

そして、S82の終了条件（ｊ＜Ｎ）の判定を経て、S83
の判断に移る。

このS83においては、y_jの記号Ｌをもつ期間は１であ
るか否かの判定を行なう。y₁＝ａの場合、その判定がYe
sとなり、S83に移る。

このS88においては、ｊ＝ｊ＋１とし、S82に処理を戻
す。

よって、S83においてNoの判定が出るまで、S82,S83,S
88を繰返す。第７図の場合、y₄＝ｄまでS83の判定がYes
になり、y₅＝ｅにおいて初めてNoの判定が出る。

すると、S84において、ｋ＝ｊ＋１とし、次いで、S85
において、y_jとの共有化検出対象の変数y_kの有無（ｋ＜
Ｎ）を判定する。y₅の場合ｋ＝６となり、y₆＝ｆである
から、このS85の判定はYesになる。

そして、S86においては、y_jとy_kとが上記〔規則１〕
または〔規則２〕を満たすか否かの判定を行なう。y₅と
y₆の場合、いずれも満たさないため、S89に移り、ここ
で、ｋ＝ｋ＋１とし、S85の判定を経て、S86に戻る。y_j
＝y₅の場合、y_k＝y₆,y₇,……,y₁₂全てに関し、S86の判
定が全てNoとなり、S85の判定でNoとなって、次のy_jに
ついての処理が開始される。

y_j＝y₆＝ｆの場合、S86において、y_k＝y₈＝ｈとの関
係において初めてYesの判定が出され、S87に移る。

このS87においては、共有化規則の満足したy_jとy_kと
の両ノードを結ぶ。すなわち、y_j＝f,y_k＝ｈであれば、
これらが結ばれることとなる。

その後、S85に戻り、y_j＝ｆのときには、y_k＝ｉのと
きにもS86の判定がYesになり、両者が結ばれることとな
る。

以降、y_j＝g,……,kについて上記の処理が同様に実行
される。

このようにして、第７図のテーブルから共有可能記憶
要素表示部16により得られるグラフを第９図に示す。第
９図において、グラフのノードは変数を表し、エッジは
その両端の変数が記憶要素を共有可能であることを表
す。

いま、設計者が記憶要素割当て指定部17において、第
４図と第５図の表示を見ながら、共有させたい変数を第
10図のコマンドによって指示したとする。第10図のコマ
ンドは変数i,f,hをR1という名前のレジスタによって記
憶することを示す。割当て実行部18は、第10図のコマン
ドに従って、スケジューリング結果記憶部11、ハードウ
エア資源記憶部12の内容を修正する。この結果を第11
図、第12図に示す。第11図においては、i,f,hと対応す
るノードにレジスタ名R1がセットされ、第12図において
はレジスタR1が資源として追加されている。データパス
表示部14によって第11図、第12図の情報を表示させたも
のを第13図に示す。このように、データパス表示部14に
よって設計者は記憶要素を共有させた結果のデータパス
を確認することができる。ここで、共有可能記憶要素表
示部16により共有可能な記憶要素を表示させると、i,f,
hは同一の変数R1とみなされるため、ライフタイム解析
部15は第14図のテーブルを作り、「共有可能な記憶要素
は存在しない。」というメッセージがCRT上に出力され
る。この結果、これ以上記憶要素の共有化はできないこ
とがわかる。

次に、設計者が記憶要素割当て指定部17において、第
５図のデータパスに対して、第15図のコマンドを入力し
た場合を考える。前と同様に、割当て実行部18は、第15
図のコマンドに従って、スケジューリング結果記憶部1
1、ハードウエア資源記憶部12の内容を修正し、この結
果、データパス表示部14によって第16図のようなデータ
パスが表示される。この段階において、共有可能記憶要
素表示部16により共有可能な記憶要素を表示させると、
ライフタイム解析部15は第17図のテーブルを作り、第18
図のようなグラフが生成され、変数ｉとｆまたはｇが共
有可能であるとわかる。それゆえ、設計者はさらに、第
19図のコマンドによりi,fの共有化を指示することがで
き、結果として第20図のデータパスが生成される。

以上のように、本発明によれば、設計者は共有化可能
な記憶要素を知ることができ、この情報を用いて記憶要
素の割当てを試行錯誤することができる。さらに、上記
実施例のようにデータパス表示部を設けることによっ
て、現在のデータパスの状態を考慮しながら記憶要素の
割当てを行なうことや共有化を行なった結果のデータパ
スを確認することも可能となる。

なお、本発明の上述の実施例に限定されるものではな
い。

例えば、上述の実施例においては、共有可能記憶要素
表示部16はスケジューリング結果記憶部11、ハードウエ
ア資源記憶部12に現われる全ての変数や記憶要素を対象
として共有可能なものを表示したが、あらかじめ設計者
が指定した変数や記憶要素について共有可能なもののみ
を表示するという方法も考えられる。例えば、第２図の
状態において、ｆと共有可能な変数を表示させる場合、
共有可能記憶要素表示部18は、第21図のようなグラフを
出力する。これによって、設計者は、自分が着目する変
数や記憶要素に関する共有可能性のみを知ることができ
る。また、特に、スケジューリング結果記憶部11、ハー
ドウエア資源記憶部12のデータが大規模な場合にこの方
法は極めて有効となる。

また、共有可能記憶要素表示部16は指定された記憶要
素及びこれと共有可能な記憶要素をデータパス表示の際
に色を変えて表示する等、強調表示するという方法も考
えられる。例えば、第２図の状態において、ｆと共有可
能な変数を表示させる場合、共有可能記憶要素表示部16
はデータパス表示部14を起動させ、第５図のf,i,hの部
分だけを色を変えて表示する。

また、本発明で示した設計者の指定による記憶要素の
割当て方法と従来の自動的な方法を組み合わせて用いる
ことも考えられる。すなわち、設計者が「このような構
成にしなければならない。」等と考える部分について
は、記憶要素割当て指定部17によってマニュアルで指定
し、指定を行なわなかった残りの部分については、従来
からのアルゴリズムによってシステムが適当に割当てる
ようにすれば、設計者の意図に添った記憶要素の割当て
を効率よく行なうことができる。さらに、この場合、記
憶要素割当て指定部17においては、設計者が、以降の処
理における共有化を禁止することを指定するという方法
も考えられる。例えば、第16図において、「ｉとｈは共
有化して欲しくない。」と設計者が考えた場合、umrg
i,h; と指定すると、共有化実行部18はスケジューリング結果
記憶部のi,hのノードの属性として共有化を禁止するノ
ードのidをセットしておき（すなわち、ノード10に７を
ノード７に10をセット）、以降の処理において、共有化
を行なう場合、この属性情報を参照して、共有化を行な
うか否かを判断するというような方法も考えられる。

また、本実施例においては、スケジューリング結果記
憶部11とハードウエア資源記憶部12は分離されている
が、これらを１つのデータ構造として統合してよいこと
はもちろんである。

〔発明の効果〕

以上説明したように本発明によれば、設計者は共有化
可能記憶要素表示手段の表示によって共有化可能な記憶
手段を知ることができるので、この情報を用いて記憶要
素の割当てを検討することが可能となる。

また、請求項２記載の本発明によれば、設計者が記憶
要素の共有化指定を行うと、この指定に従って記憶要素
の割当てが行われるため、設計者はスケジューリングを
行なった後での記憶要素の共有化に関する検討を行なう
ことができる。

総じて、従来の全自動方式に比べて設計者の意図する
記憶要素の割当てを行なうことが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る記憶要素割当て支援装
置のブロック図、第２図はスケジューリング結果記憶部
の記憶内容説明図、第３図はハードウエア資源記憶部の
記憶内容説明図、第４図は第２図の情報のコントロール
情報表示部による表示内容説明図、第５図は第３図の情
報のデータパス表示部による表示内容説明図、第６図は
第２図及び第３図に示す情報に対してライフタイム解析
を行なった一つの結果である、各変数についての代入・
参照の情報を表したライフタイムテーブルの説明図、第
７図は第６図のテーブルに基づいて作成される、同変数
についてのＬ（ライフ）・Ｄ（デッド）の情報を表した
ライフタイムテーブルの説明図、第８図は共有化可能記
憶要素表示部によるグラフ作成アルゴリズムを示すフロ
ーチャート、第９図は該アルゴリズムにより作成された
グラフのフローチャート、第10図は記憶要素割当て指定
部において入力されるコマンドの第１例を示す説明図、
第11図はそのコマンド実行後のスケジューリング結果記
憶部の記憶内容説明図、第12図は同コマンド実行後のハ
ードウエア資源記憶部の記憶内容説明図、第13図はこの
内容についてのデータパス表示部による表示内容説明
図、第14図は第10図のコマンド実行後のライフタイム解
析結果としてのライフタイムテーブルの説明図、第15図
は記憶要素割当て指定部において入力されるコマンドの
第２例を示す説明図、第16図はこのコマンド実行後のデ
ータパス表示部による表示内容説明図、第17図は同コマ
ンド実行後のライフタイム解析結果としてのライフタイ
ムテーブルの説明図、第18図は同コマンド実行後の共有
可能記憶要素表示部による表示内容説明図、第19図は記
憶要素割当て指定部において入力されるコマンドの第３
例を示す説明図、第20図はこのコマンド実行後のデータ
パス表示部による表示内容説明図、第21図は共有可能記
憶要素表示部により指定変数と共有可能な変数のみを表
示した場合の表示内容説明図である。 11……スケジューリング結果記憶部、12……ハードウエ
ア資源記憶部、13……コントロール情報表示部、14……
データパス表示部、15……ライフタイム解析部、16……
共有可能記憶要素表示部、17……記憶要素割当て指定
部、18……割当て実行部。

Claims

(57)【特許請求の範囲】

【請求項１】演算の実行スケジュールを記憶するスケジ
ューリング結果記憶手段と、該スケジューリング結果記
憶手段に記憶されている情報から共有化可能な記憶要素
の組合わせを検出する共有化可能記憶要素検出手段と、
該検出手段による検出結果として前記共有化可能な記憶
要素を表示する共有化可能記憶要素表示手段とを備えて
いる記憶要素割当て支援装置。
【請求項２】割当てられたハードウエア資源を記憶する
ハードウエア資源記憶手段と、記憶要素の共有化を指定
する記憶要素割当て指定手段と、該指定に従って前記ス
ケジューリング結果記憶手段及びハードウエア資源記憶
手段の記憶内容を修正することにより前記記憶要素の割
当てを行う実行手段とを備えている請求項１記載の記憶
要素割当て支援装置。
【請求項３】共有化可能記憶要素表示手段は、記憶要素
割当て指定手段により指定された記憶要素と共有化可能
な記憶要素のみを表示することを可能とした請求項１及
び請求項２のうちいずれか１項に記載の記憶要素割当て
支援装置。