JPH03137710A - 高圧発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 投写形プロジェクションテレビ等大電力型の高圧発生回
路に関する。

〔従来技術〕

高圧発生回路の高圧トランスを駆動するに通常バイポー
ラトランジスタを使用する。−船釣に、トランジスタの
発熱を問題にするのは大電流領域であり、この領域のバ
イポーラトランジスタのコレクタ電流の温度依存性は温
度が上昇すると電流も上昇する、所謂、正の温度係数を
示す。従って大電力化のためバイポーラトランジスタで
駆動する高圧発生回路を二つ並列に接接し、高圧出力端
子を共通にして負荷（投写管）に電流を流した場合、高
圧出力電圧の高い方に出力電流が多く流れる。ここで、
電流を多く流すと前記正の温度係数のため、トランジス
タのジャンクション温度がト昇し、更に、電流が多くな
り最悪の場合熱暴走のためバイポーラトランジスタの破
壊につながる。

又、前記高圧出力電流のバランス制御上高圧発生回路の
二つ並列接続を限度とし、より大出力を得るためにはマ
イコンを用いた複雑な制御回路となる。更に、複数のバ
イポーラトランジスタのベース駆動パルスを同一位相で
駆動するため、高圧出力リップルの低減に高圧出力の平
滑コンデンサの容量を大きくする必要がある。

〔発明が解決しようとする課題〕

本発明は従来例に鑑みてなされたもので、熱暴走等によ
る素子の破壊を防ぐと共に、安価にしてより大出力の安
定性の良い高圧発生回路を提供することを目的とする。

〔課題を解決するための手段〕

本発明は、大電流領域で出力電流特性が負の温度係数を
持つパワーＭＯ３ＦＥＴを駆動素子とした高圧発生回路
の複数並列接続、または、ＭＯＳ　ＦＥＴの複数並列接
続、更に、複数のＭＯＳ　ＦＥＴのゲート駆動パルスの
位相をそれぞれ変移して高圧出力回路の大出力化と高圧
出力リップルの低減を図ることを特徴とする。

〔作用〕

第１図のように、電源回路の電圧制御トランジスタ２の
エミッタ出力を共通にＭＯＳ　ＰＥＴ　１２ａ、１２ｂ
で駆動する高圧トランス１３ａ、１３ｂと高圧整流回路
１４ａ、　１５ａ、　１４ｂ、　１５ｂとの複数並列接
続の大出力高圧回路を構成する。高圧出力端子１８電圧
の一部を分割抵抗１６と１７により緩衝増幅記９のベー
スに接続し、同緩衝増幅記９のエミッタ側可変抵抗１０
を通して誤差電圧検出用差動増幅器７のベースに接続し
、同誤差電圧検出用の他方の差動増幅器６のベースのツ
ェナダイオード５による基準電圧と前記差動増幅器７の
ベース電圧とを比較し、差電圧成分を前記電圧側？１　
）ランジスタ２のベース電流として帰還し、同電圧制御
トランジスタ２の出力電圧を制御することで高圧負荷変
動に対する高圧出力端子１８電圧を一定にする。第２図
は高圧トランス１３ａを複数のＭＯＳ　ＦＥＴ　１２ａ
と１２ｂ゛の並列駆動による第１図同様の大出力高圧回
路である。

〔実施例〕

第１図において、入力電源端子ｌを電圧制御用筆１のト
ランジスタ２のコレクタとバイアス用筆１の抵抗３と誤
差電圧検出用差動増幅器の第２のトランジスタ６のコレ
クタと第２の抵抗４と高圧出力電圧検出用緩衝増幅器の
第４のトランジスタ９のコレクタとに接続し、同第１と
第２の抵抗３及び４の他端子をそれぞれ同第１と第２の
トランジスタ２及び６のベースに接続し、同第２のトラ
ンジスタ６のベースと接地間に基準電圧用のツェナダイ
オード５を同ツェナダイオード５のアノード側を接地す
る方向に接続し、前記誤差電圧検出用差動増幅器の他方
の第３のトランジスタ７のコレクタと前記第１のトラン
ジスタ２のベースとを接続し、同第３のトランジスタ７
と前記第２のトランジスタ６の共通エミッタを第３の抵
抗８で接地し、前記第４のトランジスタ９のエミッタを
可変抵抗器１０を介して第４の抵抗１１で接地し、同可
変抵抗器ｌＯの中間端子を前記第３のトランジスタ７の
ベースに接続し、前記第１のトランジスタ２のエミッタ
をそれぞれ高圧トランス１３ａ、　１３ｂの入力巻線に
接続し、同入力巻線の他端をそれぞれパワーＭＯ３ＦＥ
Ｔ　１２ａ、１２ｂのドレインに接続し、前記高圧トラ
ンス１３ａ、　１３ｂの出力巻線よりそれぞれダイオー
ド１４ａ、１４ｂと抵抗１５ａ、　１５ｂとを直列に同
ダイオード１４ａ、１４ｂのアノードを出力巻線側とす
る方向に高圧出力端子１８に接続し、同高圧出力端子１
８の分割抵抗１６と１７の分割点を前記第４のトランジ
スタのベースに接続する。図に示していないが更に一組
高圧トランス１３ｃと　−〇Ｓ　ＦＥＴ　１２ｃと高圧
整流回路１４ｃ、　１５ｃの高圧発生回路を付加しより
大電力化を回ることも可能である。並列に使用する場合
パワーＭＯ３ＦＥＴは大電流領域で出力電流特性が負の
温度係数を持つため、パワーＭＯＳＦＥＴのどちらかに
電流が多く流れるとオン抵抗が大きくなって電流が流れ
にくくなり、自動的に電流がバランスする。従って熱暴
走に入ることはなく高圧トランス１３ａ、１３ｂ入力巻
線の電源側の保護抵抗及びバランス制御回路その他補償
回路゛（図示せず）等を必要としない。更に、高圧整流
回路の抵抗１５ａ＋５ｂはダイオード１４ａ、１４ｂの
順方向導通電圧のバラツキを緩和するためのもので、極
小さな値とすることを可能とし整流効率を向上させる。

高圧出力端子１８の分割抵抗１６と１７にて分圧した高
圧出力電圧を緩衝増幅器９を介して、ツェナダイオード
５からなる基準電圧発生回路を備えた誤差電圧検出用の
差動増幅器７に接続し、基準電圧との差分を電圧制御用
筆１のトランジスタ２のベースに帰還し、同トランジス
タ２のエミッタ出力電圧を増減して高圧出力端子１８電
圧を一定に自動調整する。

高圧出力が１００Ｗ　（３０ＫＶ）に対して高圧トラン
ス１３ａの能率等を考慮すると入力パワーは約１５０Ｗ
となる。

従って、カラーテレビ受信機の高圧を３０Ｗ（３０ＫＶ
）とすると、高圧トランス１３ａを２〜３Ｍｉ並列に駆
動し出力を共通にすることで、大容量でレギュレーショ
ンの良い高圧発生回路を得る。又、２００Ｗの高圧出力
の場合は高圧トランス１３ａを少なくとも４個並列に使
用する。尚、汎用性のある高圧トランスを使用するので
コストの低減を可能とする。

第２図は１つの高圧トランス１３ａに対して複数のパワ
ー　ＭＯＳ　ＦＥＴ　１２ａ、１２ｂのドレインを共通
に同高圧トランス１３ａの入力巻線に接続する。大電流
領域で負の温度係数を持つパワーＭＯＳ　ＦＥＴを並列
に接続しても素子間熱的分布が均一化するので熱暴走を
起こすことはない。従って、第２図のように複数個のパ
ワーＭＯ３ＦＥＴを並列に接続して大電力用高圧トラン
ス１３ａを駆動することで大電力高圧回路を得る。高圧
出力を３０にＶ、　３．３ｍＡとすると約１００−１従
って、入力パワーは約１５０Ｗとなりパワー門Ｏ３ＦＥ
Ｔ　２ＳＸ６４６を２〜３個で駆動する。第１図および
第２図の複数のＭＯＳ　ＦＥＴ　１２ａ、１２ｂにより
高圧トランス１３ａ、　１３ｂを駆動する大出力高圧発
生回路で、パワーＭＯＳ　ＦＥＴ　１２ａ、１２ｂのゲ
ート駆動パルスＰｌ、　Ｐｚ、　　（Ｐ、）の位相をそ
れぞれ第３図のように変移することで、第４図　（ｂ）
の如く高圧出力端子１８電圧のリップルを低減すること
ができる。第３図及び第４図（ｂ）は、パワーＭＯＳ　
ＦＥＴを３個使用の場合である。例えば、高圧出力平滑
コンデンサ（図示せず）をＣ１高圧負荷の°抵抗（図示
せず）をＲ七すると、同平滑コンデンサの端子電圧■は
ｙ　＝Ａ　（１ｅ　−＊　Ｃ／　Ｌ　）で低下する。仮
に、パワーＭＯ３ＦＥＴ　１２ａ、１２ｂのゲート駆動
パルス貼Ｐ２．　　（Ｐ））の位相を同一にした場合、
充電期間Ｔ、＝３．７７ｔ１ｓ、放電期間ＴＺ＝　２５
．ｈＳ　、　Ｒ＝　５０ＭΩ、Ｃ−８０００ｐＦ、　Ａ
＝３０ＫＶとすると第４図（ａ）のように放電曲線Ｔ２
の終りでは約２■降下する。又、パワーＭＯＳ　ＦＥＴ
　１２ａ、１２ｂのゲート駆動パルスｐ、、　ｐ。

（Ｐ３）の位相をそれぞれ第３図のように変移する場合
のＲ，Ｃ及びＡを上記条件と同一にして、同様に、前記
平滑コンデンサの端子電圧■の降下を見ると第４図（ｂ
）のように約０．４５Ｖとなり同−位相時の１７４以下
に低減する。更に、第３図のようにゲート駆動パルスｈ
、　Ｐｚ、　　（Ｐ３）の位相をそれぞれ変移した場合
の平滑コンデンサの端子電圧■の隣下を２ＶとするとＣ
Ｌ＝、１９００ｐＦとなる。高圧用平滑コンデンサの容
量を小さくすることで小型化を可能とし、しかも投写管
（ＣＲＴ）等のコーティング容量と同程度の容量となり
高圧出力端子１８に平滑コンデンサを付加する必要がな
くなる。

〔発明の効果〕

以上のように本発明は、大電流領域で出力特性が負の温
度係数を持つパワーＭＯＳＦＥＴを駆動素子とした高圧
トランスの複数並列接続、または、パワーＭＯＳ　ＦＥ
Ｔの複数並列接続による高圧発生回路更に、複数のパワ
ーＭＯＳ　ＦＥＴ使用時のゲート駆動パルスの位相を変
移して、所期の目的である熱暴走による高圧駆動素子の
破壊防止と共に、回路の安定した大出力化を可能とし、
高圧出力リップルの低減と併せて高耐圧コンデンサの容
量を小さくすることでコストの低減を図ることができる
。

【図面の簡単な説明】

第１図及び第２図は本発明の高圧発生回路の実施例を示
す電気回路図、第３図は高圧発生回路の駆動パルスのタ
イミング位相図、第４図は高圧出力リップル特性図であ
る。 ２は電源電圧制御トランジスタ、５は基準電圧用ツェナ
ダイオード、５．６は誤差電圧検出用差動増幅器、１２
ａ、１２ｂはパワーＭＯＳＦＥＴである。

Claims (4)

【特許請求の範囲】
1. （１）入力電源端子を電圧制御用第１のトランジスタの
   コレクタと誤差電圧検出用差動増幅器の第２のトランジ
   スタと高圧出力電圧検出用緩衝増幅器の第４のトランジ
   スタのコレクタとに接続し、前記第１のトランジスタの
   コレクタと前記差動増幅器の他方の第３のトランジスタ
   のコレクタと接続した同第１のトランジスタのベース間
   に第１の抵抗を接続し、前記第２のトランジスタのコレ
   クタとベース間に第２の抵抗を接続し、同第２のトラン
   ジスタのベースと接地間に基準電圧用のツェナダイオー
   ドを同ツェナダイオードのアノードを接地する方向に接
   続し、同第２のトランジスタと前記第３のトランジスタ
   の共通エミッタを第３の抵抗で接地し、前記第４のトラ
   ンジスタのエミッタを可変抵抗と第４の抵抗で接地し、
   同可変抵抗の中間端子と前記第３のトランジスタのベー
   スとを接続し、前記第１のトランジスタのエミッタを高
   圧トランスの入力巻線に接続し、同入力巻線の他端を同
   高圧トランス駆動用のパワーＭＯＳＦＥＴのドレインに
   接続し、同高圧トランスの他端接地の出力巻線より高圧
   整流用ダイオードと第５の抵抗とを直列に同ダイオード
   のアノードを同出力巻線側とするように高圧出力端子に
   接続し、同高圧出力端子と接地間を第６と第７の抵抗で
   分割し、同分割点を前記第４のトランジスタのベースに
   接続してなる、大電流領域で出力電流特性が負の温度係
   数を持つ前記パワーＭＯＳＦＥＴによる高圧駆動を特徴
   とする高圧発生回路。
2. （２）前記高圧トランス駆動用パワーＭＯＳＦＥＴと高
   圧トランスと整流回路との構成回路の同高圧トランスの
   入力巻線の一端と高圧出力端子とをそれぞれ共通に複数
   組並列接続してなる請求項（１）記載の高圧発生回路。
3. （３）前記高圧トランス駆動用パワーＭＯＳＦＥＴをド
   レイン共通に複数個並列に接続してなる請求項（１）記
   載の高圧発生回路。
4. （４）前記複数使用の高圧トランス駆動用パワーＭＯＳ
   ＦＥＴのゲート駆動パルスのタイミング位相を順次変移
   してなる請求項（２）、（３）記載の高圧発生回路。