JPH03136504A - デジタル整流回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、デジタル信号に対して誤差の少ない整流を
行うようにしたデジタルＭ流回路に関するものである。

〔従来の技術〕

第６図は東京電機大学出版局、昭和５９年１０月１０日
発行の文献「実用デジタル回路」角田秀雄著に示された
セレクタ回路である。この図においてＡ、Ｂはデータ入
力端子、Ｃはセレクタ入力端子、Ｘはセレクタ回路〜り
出力端子（以下、単に出力端子という）である。ここで
　Ｃ＝ＩＩ　Ｌ　Ｉ＋の時は出力端子Ｘからはデータ入
力端子Ａが出力される。

ところで、このセレクタ回路をａ個使って構成されたａ
ｂｌｅのセレクタ回路のシンボル図が第７図であり、第
８図は乙のａ　ｂｌｔのセレクタ回路を用いた従来のデ
ジタル整流回路を示す回路図である。

第８図において、１はデジタル信号の入出力端子、２は
インバータ回路、３は第７図に示すセレクタ回路、５は
デジタル信号の出力端子である。

次にこのような構成のデジタル整流回路の動作について
説明する。

まず、ＡＤ変換された入力信号は第８図のようにスルー
信号とインバータ回＃５２で反転された反転信号とがセ
レクタ回路３に入力される。そして、最上位ビットの状
態によりスルー状態が出力されるか反転状態が出力され
るかが決定される。ここでセレクタデータ出力Ｘ、−１
〜Ｘ０力、ら（よ、ヤいフタ入力端子Ｃが“Ｈ”の時は
データ人力Ａ、−１〜Ａｏ、セレクタ入力端子ＣがＩＩ
　Ｌ”の時はデータ入力Ｂ　ａ−１〜ＢＯが出力される
ので、第９図のようにセレクタからは（ＩＸ　２”−’
　）　ｔｏまたは（Ｉ　Ｘ　２’−”−１）　１゜の２
箇所を″“Ｏ”レベルとして整流された信号が出力され
る。

〔発明が解決しようとする課題〕

従来のデジタル整流回路は以上のように構成されている
ので、次のような問題点があった。

第９図に見られろように、第８図の回路構成では（ＩＸ
２’″−”）　１０または（Ｉ　Ｘ　２　’−”　−１
）　１．テの２箇所を０“レベルとして整流しているた
めに誤差が発生してしまう。

この発明は、上記のような問題点を解決するためのもの
で、整流時のＩＩ　Ｏ１１レベルを１箇所に固定するこ
とにより、誤差が少ない整流が行えるデジタル整流回路
を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るデジタル整流回路は、セレクタへの入力
または出力に１”を減算または加算するためのアダーを
設けたものである。

〔作用〕

この発明によるデジタル整流回路は、アダーにより“０
”レベルが（ＩＸ２”）、。に固定され、整流時の誤差
を少なくすることができる。

〔実施例〕

第１図は、この発明による８ｂｉｔデジタル整流回路の
一実施例を示す回路図である。この図において、１〜３
，５は第８図の従来回路で示したものと同じであり、４
はアダーで、整流時のＩＩ　ＯＩＩレベルを（８ｏ）ｔ
ｓにするためのものである。

このように構成されたデジタル整流回路の動作について
、第２図、第３図を用いて説明する。セレクタ回路３は
従来回路と同様の動作を行う。アダー４ば第２図によう
にＡＤ変変換出出力最上位ビットがＯの時にセレクタ出
力の最下位ビットに１を加算する。このような動作を行
うことにより第３図のように（ｓｏＬ６のみを“０”レ
ベルとすることができる。

ここで第３図について説明すると、（ａ）はアナログ入
力波形、（ｂ）は前記アナログ入力波形（ａ）をＡＤ変
換したものである。また、（ｅ）は前記アダー４からの
出力波形、（ｄ）は前記出力波形（Ｃ）をＤＡ変換した
ものである。

なお、上記実施例ではセレクタ回ｌｌ５３からの出力信
号をアダー４により加算していたが、第４図のようにＡ
Ｄ変換器からの出力信号をアダー４により減算してから
セレクタ回路３を通しても同様の効果が得られる。

すなわち、第４図において、１〜５は第１図の回路で示
したものと同じである。

この回路の動作を第５図を用いて説明する。まず、アダ
ー４は第５図のようにデジタル入力信号の最上位ビット
が′０”′の時にデジタル入力信号の最下位ビットから
“１”を減算する。そして、アダー４の出力をセレクタ
回路３に通すことにより上記実施例と同様の効果を奏す
る。

〔発明の効果〕

以上説明したように、この発明は、デジタル整流回路を
セレクタ回路とアゲ−によって構成したことにより、整
流時のＩＩ　Ｏ”レベルを１箇所のに固定でき、誤差の
少ない整流を行うことができる利点を有する。

【図面の簡単な説明】

第１図はこの発明によるデジタル整流回路の一実施例を
示す回路図、第２図は第１図の回路の動作を説明するた
めのデータ値の変化を示す図、第３図は、第１図の回路
における波形の変化を示す図、第４図はこの発明の他の
実施例を示す回路図、第５図は、第４図の回路の動作を
説明するためのデータ値の変化を示す図、第６図は１ｂ
ｉｔセレクタの構成回路図、第７図は、第６図のセレク
タ回路をａ個用いたａ　ｂｌｔセレクタ回路のシンボル
図、第８図は従来のデジタル整流回路を示す図、第９図
は、第８図の回路の動作を説明するためのデータ値の変
化を示す図である。 図、において、１はデジタル信号の入出力端子、２はイ
ンバータ回路、３はセレクタ回路、４はアダー、５はデ
ジタル信号の出力端子である。 なお、各図中の同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 整流すべき入力信号を反転出力するインバータ回路と入
   力信号と反転信号を選択し整流値を出力するセレクタ回
   路とからなるデジタル整流回路において、前記セレクタ
   回路への入力またはセレクタ回路からの出力を入力し、
   これに“１”を演算するかまたは“１”を加算し、整流
   時の“０”レベルを１箇所に固定するためのアダー回路
   を備えたことを特徴とするデジタル整流回路。