JPH03136414A - 周波数シンセサイザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、周波数切換を高速に行なえる周波数シンセサ
イザに関するものである。特に、回路の特性変化を生じ
ても常に高速の周波数切換を行うための補償回路を備え
た周波数シンセサイザに関するものである。

〔従来の技術〕

近年、無線通信の分野では、マルチチャネルアクセス方
式等の通信方式の採用とともに、無線装置の局部発振器
として使用するＰＬＬ＃波数シンセサイザの高性能化の
要求が高まっている。特に、周波数切換時間の短縮が重
要な課題となっている。

従来、ＰＬＬ周波数シンセサイザの周波数切換時間を短
縮するため、第８図に示す構成が提案されている。図中
の破線から上の部分は通常のＰＬＬ周波数シンセサイザ
であシ、電圧制御発根器（ＶＣＯ）４、可変分周器５、
位相比較器１、ループフィルタ２と後述に説明する加算
器３から構成されている。第８図に示す構成は、例えば
特願昭６３−２１８５８６号に記載されている。出力周
波数ｆ。

は、可変分周器５の分周比をＮ１基準周波数を’ｒｅｆ
　とすれば、 ｆｏ　　＝　　Ｎ　　ｆｒｅｆ　　　　　　　　　　　
　　　　　　　　＊　　拳　ａ　　ｍ　（１）Ｎ：通常
は正の整数 となる。したがって、Ｎを変化させることにより、ｆ　
ｏ　ｔ”　ｆｒｅｆの整数倍で、自由に変化できる。高
い出力周波数帯で小さな周波数ステップで出力層、波数
を設定する場合、Ｎは非常に大きな数となる。

このため、ＰＬＬのループ利得が低下し、周波数切換時
間が非常に長くなるという問題点を生じる。

この問題点を解決するため、第８図の破線から下の部分
にＤ／Ａ変換器６、Ａ／Ｄ変換器７．　Ｄ／Ａ設定回路
８、分周比設定回路９から成るプリセット回路を備えて
いる。プリセット回路のＤ／Ａ変換出力電圧■。＾はＰ
ＬＬ回路の加算器３に接続されている。したがって、Ｖ
ＣＯ４の制御電圧Ｖｃは、ループフィルタの出力電圧を
■、とすると Ｖ（＝　ＶＤＡ＋　Ｖ、　　　　　　　　　　　・・・
・（２）となる。現在の周波数ｆｌに相当するＶＣＯ４
の制御電圧をＶＣ１％切換後の周波数ｆ１に相当するＶ
ＣＯ４の制御電圧をＶｃ、とし、周波数データ畠による
周波数切換時にＶＤＡをＶｃｌからＶｃ。

に変化させれば、■Ｆを変化させずに周波数を切換られ
る。このようにすれば、ＰＬＬの過渡応答時間を極めて
短くできるので、周波数切換時間を大幅に改善できる。

このように希望周波数に相当するＶＣＯ４の制御電圧を
Ｄ／Ａ変換器６から加えるため、Ｄ／Ａ設定回路８があ
る。Ｄ　／　Ａ設定回路８は第９図に示すように、■Ｃ
Ｏテーブル１１、補償回路１０、加算回路１２、ラッチ
回路１３からなる。ｖＣＯテーブル１１は希望周波数に
相当するＶＣＯ４の制御電圧が格納されておシ、周波数
データが入力されるとＶＣＯ４の制御電圧を出力する。

ＶＣＯ４の出力周波数と制御電圧の関係が温度変動等に
より変化した場合（以下ＶＣＯ４の周波数ドリフトと呼
ぶ）、ＶＣＯテーブル１１の内容に誤差を生じる。この
誤差を生じると、周波数切換時に正しい制御電圧が設定
されないため、ＰＬＬ回路の過渡現象を小さくすること
ができず、周波数切換時間を十分に短縮できない。この
ような制御電圧の誤差を小さくするために補償回路１０
を設けである。この補償回路１０は従来次のような動作
で誤差の補償を行っていた。

ＶＣＯ４に周波数ドリフトを生じた場合の補償回路の動
作を第１０図を使用して説明すると以下のようになる。

第１０図において、太線はＶＣＯテーブル１１に格納さ
れている特性、細線は周波数ドリフトを生じた時の特性
を示す。切換前の周波数ｆ１における制御電圧をＶｃｌ
、切換後の周波数ｆ！における制御電圧をＶＣ，とする
とき、ドリフ）ＫよＪ）ｆｔ、ｆｏに対する制御電圧が
ｖｄｓ、ｖｄｚ　だけ変化したとする。　周波数切換前
におけｈ　）’　リフ　）Ｖｄ、ｈ　ＰＬＬ　回路に！
Ｄ（’ｄｔ）だけ補償され、出力周波数はｆ、に保たれ
ている。

周波数切換のためにｖＣＯテーブル１１かうＶｃ雪をそ
のまま設定するとＶｄ２−ｖｄｓ　だけ制御電圧が不足
することになシ、周波数切換時にＰＬＬはこの不足を補
償するため過渡現象を生じ、周波数切換時間が長くなる
。そこで補償回路１０はＶｄ２−■ｄ１をＶｃ、に加算
し、その加算結果をＤ／Ａ変換器６に加えるようにする
。第８回に示したＡ／Ｄ変換器７はＶｄ１を求めるため
に設けられている。さらに、補償回路１０は、ｆｌ、ｆ
ｔｓ■ｄｌなる入力情報からＶｄ２を正確に予測できな
くてはならない。

従来の補償回路の動作を第１１図に示す。

（Ｄ　　ｆｌＳｆｚ　トＡ／　Ｄ変ｍ器７０測定結果Ｖ
ＡＤを入力する（ステップ２１）。

■　ｆｌに相当するＶｃｌをＶＣＯテーブル１１から求
める（ステップ２２）。

■　Ｖｃ１　とＶＡＤＯ差をＶｄ１とする（ステップ２
３）。

■　予め記憶しである１！ＩＪ御電圧の変化と周波数ド
リフトの関係から−、Ｖｄ、　　に相当する周波数変化
量Δｆをもとめる（ステップ２４）。

■　ｆ２に相当するＶｃ２　　をＶＣＯテーブル１１か
ら求める（ステップ２５）。

■　ΔｆとＶＣｌから■と逆の手順でＶｄ２をもとめる
（ステップ２６）。

■　■ｄｚ−■ｄｔを出力する（ステップ２７）。

〔発明が解決しようとする課題〕

ＶＣＯ４の周波数ドリフトが小さい場合、Δｆは出力周
波数範囲でほぼ一定と考えられる。しかし、周囲の温度
変動が大きく、周波数ドリフトが著しい場合、Δｆは出
力周波数によって変化するようになる。このため、従来
の補償回路は十分な補償ができずに、周波数切換時間を
十分に短縮できなくなる。

〔課題を解決するための手段〕

このような課題を解決するために本発明は、電圧制御発
振器と、この電圧制御発振器の出力信号を分周する可変
分周器と、この可変分周器の出力信号と基準信号の位相
差を検出する位相比較器と、この位相比較器の出力電圧
を入力とするループフィルタと、Ｄ／Ａ変換器と、この
Ｄ／Ａ変換器の出力電圧と前記ループフィルタの出力電
圧とを加算し加算結果を前記電圧制御発振器の制御電圧
として加える加算器と、この加算器の出力電圧を入力と
するＡ／Ｄ変換器と、ドリフト補償用の補償回路を有す
るＤ／Ａ設定回路とを備え、補償回路は、切替前の周波
数とＡ　／　Ｄ変換器の出力データから取得した切替前
の周波数における制御電圧のドリフト量である切替前ド
リフト量と次に設定すべき切替後の周波数とを入力し、
切替前の周波数と切替後の周波数と切替前ドリフト量を
変数とする前件部と、切替後の周波数における制御電圧
のドリフト量である切替後ドリフト量を切替前の周波数
と切替後の周波数と切替前ドリフト量との線形結合によ
り求める後件部とを有するファジィ推論ルールにより切
替後ドリフト量を求め、切替後ドリフト量から切替前ド
リフト量を引いたドリフト量である差分ドリフト量を出
力し、Ｄ／Ａ設定回路は、制御電圧のドリフトの生じて
いない場合の切替後の周波数に相当する制御電圧に差分
ドリフト量を加算した結果をＤ／Ａ変換器の入力データ
とするようにしたものである。

また、上記発明において、切替後の周波数を設定した後
に切替後の周波数に相当する制御電圧のドリフト量をＡ
／Ｄ変換器により測定し、この測定したトリアド量と補
償回路で演算した切替後ドリフト量との差を最小にする
ようにファジィ推論の後件部の切替前の周波数、切替後
の周波数、切替前ドリフト量に係わる係数を修正する後
件部同定回路を補償回路に付加するようにしたものであ
る。

〔作　用〕

本発明による周波数シンセサイザにおいては、電圧制御
発振器の周波数制御特性が温度変動等により変化しても
常に高速の周波数切替を行なえる。

〔実施例〕

本発明の周波数シンセサイザは、ＶＣＯの周波数ドリフ
トにともなう制御電圧のドリフトをファジィ推論法によ
り求める補償回路を有している。

これに対して、従来の補償回路は周波数ドリフト量Δｆ
がＶＣＯの制御電圧に関わらず一定として、制御電圧の
ドリフト量を求めておシ、この点が本発明の技術と異な
る。

第１の実施例 本発明による周波数シンセサイザの第１の実施例の補償
回路の動作を第２図に示すような手順で行うことによυ
、正しい制御電圧をＶＣＯ４（第８図参照）に加え、周
波数切換時間の高速化を図る。

■　ｆｌ　ｓ　ｆｔとＡ／Ｄ変換器の測定結果ＶＡＤを
入力する（ステップ３１）。

■　ｆｌに相当するＶＣＩを■ＣＯテーブルから求める
（ステップ３２）。

■　■ｃ１　とＶＡＤの差をｖｄｚとする（ステップ３
３）。

■　ｆｓ、ｆｚと■ｄ１からファジィ推論ルールの前件
部に対する適合度ωを求める（ステップ３４）。

■　ωからファジィ推論ルールの後件部の値を求める（
ステップ３５）。

■　後件部の値の重み付平均を求め、その結果を切換後
の周波数ｆ２における制御電圧のドリフト量■ｄ、とす
る（ステップ３６）。

■　ｖｄｚ　　”ｄ＋を出力する（ステップ３７）。

本実施例で行うファジィ推論の具体的内容を以下に示す
。

ｖｄ！を求める問題は、第３図に示すようにｆｌ、ｆｔ
とｖｄｚをそれぞれ変数ｘ１、ｘ２、ｘ３、ｙに対応さ
せるとき、入力と出力の関係は下記の（３）式のよりな
°ｉｆ　（前件）　ｔｈｅｎ　（後件）”型のファジィ
推論ルールで表せる。

Ｒ’　：　１ｆｚｌ　ｉｓ　ＡＨ’　、Ｘ２　ｉｓ　Ａ
２’　、ｘ３１ｓ　Ａｓｔｈｅｎｙ−ａｏ　＋ａｌ　Ｘ
１＋ａ２’Ｘｚ＋ａ３　ｘｓ・・・・（３） ここで”　（１＝１　、２　、３．ａｓｓ　ｎ）はｉ番
目のルール、Ａ−〜Ａ−はファジィ変数、ｙｉはｉ番目
のルールが主張する出力値、ａＧ’〜ａ３′　　は正の
実数（後件部係数）である。このようなルールで第３図
のブラックボックスを表した場合、ある入力ｘｈＸ２　
、Ｘ３による出力ｙは ω’＝Ａｔ’　（ｘｔ）Ａｔ’　（ｘｚ）Ａｓ’　（Ｘ
３）　　　・・・・（５）のような重み付平均として表
せる。ここでｙは）”＝　ａｏ’　＋　ａｔ’　ｘ、＋
　ａｔ’　Ｘ２　＋　ａｓ’　ｘ３のように、（３）式
の後件部にＸｉ　、Ｘ２、Ｘ３を代入して求めた値であ
り、Ａｓ’（ｘｔ）〜Ａｓ’（Ｘ３）はファジィ変数Ａ
１１〜Ａ３’のメンバシップ関数を意味する。またω１
はｉ番目のルールに対する適合度を意味する。

本実施例で使用するファジィ変数Ａ！〜Ａｍ　１はａｍ
ａｌｌ、ｍｉｄ、　ｂｉｇの３ｓ類とし、それぞれのメ
ンバシップ関数ａｍａｌｌ（ｘ）、ｍ１ｄ（ｘ）、ｂｉ
ｇ（ｘ）は第４図のような三角型とする。Ｘとしては■
ｄ１、ｆｌ、ｆｔなる値が代入されるが、これらの値は
すべてＯ〜１の区間に正規化した後にメンバシップ値を
求める。前件部構造は第５図（ａ）〜（ｃ）に示すよう
なファジィ分割に基づいて決定する。

このようにして作成したファジィ推論ルールは、以下に
示す２フルールである。

―　　Ｎ　　■　　ＮＮＮＮＮＮ　　　　ＮＮＮ　　　
〜　　ｕ　　〜　　６　〜　６＠＋−ｔ　　４Ｎ　　Ｉ
Ｈ−駒　−’Ｍ　　’Ｈ’ｈｌ　　　’Ｈ−％＠　　−
’Ｔ−Ｉ　　Ｑ−１’１−Ｉ　　Ｑ−−一一一一一一一
一一一一一一一一一一一１−−−−　←　←　−−に　
１−　に　−　−に　−−−師−ζ−−り一　　〜−〜
−−に 呻−〜−’？−１！　　　４Ｉ−１’１−Ｉ　　　１１
−１　　　’Ｎ　　　吟→〜−Ｍ−＋　　　？　　　Ｑ
−１１１ｍ　　　？　　　〜−Ｑ−１　　１１−１以上
のような手順により切換後の周波数ｆ２に相当する制御
電圧のドリフト量Ｖｄ２を求めることができる。このよ
うな手順を実行するための補償回路の構成例を第１図に
示す。入力としてはｆｌ、ｆ、とヤ勺変換器７（第８図
参照）からの測定結果ＶＡＤである。

ｖＣＯテーブル１１は第９図のＤ／Ａ設定回路における
ｖＣＯテーブルと同一のテーブルであシ、ｆｌに相当す
る制御電圧Ｙｅｓを出力する。減算回路１５はＶＡＤと
ＶＣＯテーブルの出力ｖｃＩの差を演算し、演算結果を
ｆｌにおける制御電圧のドリフト量Ｖｄ４として出力す
る。前件部演算回路１７は前記各ルールに相当する適合
度ω１を求める。後件部演算回路１６は前記各ルールの
主張する出力値を求める。重み付平均回路１８は（４）
式に相当する演算を行い、その結果を切換後の周波数ｆ
２に相当する制御電圧のドリフト量ｖｄ、として出力す
る。最後に減算回路１９はＶｄＩ−Ｖｄｌを演算して、
その結果を補償回路１０（第８図参照）の出力値とする
。なお、後件係数ａは第３０夾施例に述べる方法により
予め求め、その値を後件部演算回路１６に格納しておく
。

第２の実施例 本実施例における周波数シンセサイザの補償回路は、第
１の実施例のファジィ推論ルールの後件部構造を変更し
たものである。第１の実施例の後件部構造において後件
部係数（ａｏｓ　、　ａｌｔ、　、、ｌ、ａｓｌ）は、
第１図に示した補償回路の後件部演算回路１６に格納さ
れている。極端に短い周波数切換時間を要求しない時、
Ｖｄ２　の演算精度を少し低下させてもよい場合がある
。このような場合に、後件部係数の数を減らすことによ
り、後件部演算回路１６内のメモリを節約できる。また
その演算速度を高速化できる。そこで第２の実施例では
、ファジィ推論の後件部構造を下記のようにした。

ｉｆ　Ｖｄ＞　ｉｓ　５ｒＨａｌｌ、　ｆｌ　ｉｓ　ｓ
ｍａｌｌ、　ｆｚ　ｉｓ　ｓｍａｌｌ　ｔｈｅｎ　Ｖｄ
ｚ　＝ａｇ　＋ａ３ｆｚｉｆ　Ｖｄｌ　ｉｓ　ｓｍａｌ
ｌ、　ｆｌ　ｉｓ　ｓｍａｌｌ、　ｆｚ　ｉｓ　ｍｉｄ
　ｔｈｅｎ　Ｖｄｚ　−ａｏ　＋ａｓ　ｆ２ｉｆ　Ｖｄ
ｌ　ｉｓ　５ｙｌａｌｌ、　ｆＪｉｓ　ｓｍａｌｌ、　
ｆｌｉｓ　　ｂｉｇ　ｔｈ６ｎ　Ｖｄ２−ａｏ　＋ａ、
　ｆｚｉｆＶｄｔ　ｉｓ　ｓｍａｌｌ、　ｆｌｉｓ　ｍ
ｉｄ、　ｆｚ　ｉｓ　ｓｍａｌｌ　ｔｈｅｎ　Ｖｄ２−
ａ６　ｌａ３　ｆｚｉｆ　Ｖｄ１ｉｓ　ｓｍａｌｌ、ｆ
ｌ　ｉｓ　ｍｉｄ、　ｆｚ　ｉｓ　ｍｉｄ　ｔｈｅｎ　
Ｖｄｔ−ａｏ　＋ａｓ　ｆ２ｉｆＶｄ１ｉ１１ｓｍａｌ
ｌ、ｆｌ　ｉｓ　ｍｉｄ、　ｆ＋　ｉｓ　　ｂｌｇ　ｔ
ｈｅｎ　ｖｄ２’＝ａＯ’＋ａ３’ｆ２ｉｆ　Ｖｄ１ｉ
ｓ　ｓｍａｌｌ、ｆｌ　ｉｓ　ｂｉｇ、　ｂ　ｉｓ　ｓ
ｍａｌｌ　ｔｈｅｎ　Ｖｄｚ　−ａｏ　＋ａｓ　ｆ２Ｉ
ｆ　Ｖｄｔ　５ｓ　ａｍａｌｌ、　ｆ＋　ｊｓｌｆ　Ｖ
ｄｌ１ｓ　ａｍａｌｌ、　ｆ＋　ｉｓｂａｇ　ｒ　ｆｚ
　ｉｓ　ｍｉｄ　ｔｈｅｎ　ｖｄ７−、ｓ　＋ａｓ”　
ｆｓｂｉｇ、　ｆｓ　ｉａ　　ｂｉｇ　ｔｈｅｎ　Ｖｄ
７　町６”　ｌａ７　ｆｚｉｆ　Ｖｄｌ　ｉｓ　　ｍｉ
ｄ。

１１Ｖｄｓ　ｆ　ｍｉｄ。

ｉｆ　Ｖｄｓ　ｉｓ　　ｍｉｄ。

ｉｆ　Ｖｄ百ｓ　ｍｉｄ。

ｉｆ　Ｖｄｓ　ｉｓ　　ｍｉｄ　。

ｉｆ　ＶｄＩ　ｉｓ　　ｍｉｄ。

Ｉｆ　ＶｄＩ　ｉｓ　　ｍｊｄ。

ｉｆ　ＶｄＩ　ｉｓ　　ｍｉｄ。

ｉｆ　ＶｄＩ　ｉｓ　　ｍｉ　ｄ　。

Ｉｆ　ｖｄ、　１Ｂ　　ｂ　Ｉｇ　ｒ Ｉｆ　Ｖｃｂ　ｉｓ　　ｂｌｇ。

ｉｆ　ＶｄＩ　ｉｓ　　ｂｉｇ。

ｉｆ　Ｖｄ＞　ｉｓ　　ｂｌｇ。

ｉｆ　Ｖｄ１ｉｓ　　ｂ　ｉｇ　ｒ Ｉｆ　Ｖｄ１ｉｓ　　ｂｔｇ。

ｉｆ　ＶｄＩ　ｋｓ　　ｂｉｇ。

１ｆＶｄ＋ｉｓ　　ｂｉｇ。

１ｆＶｄ１　ｉｌｌ　　ｂ　ｔｇ　１ ｆ＋　ｉｓ　ａｍａｌｌ、　ｆｔ　ｉｓ　ｓｍａｌｌ　
ｔｈｅｎ　Ｖｄｔ”−ａ（１”＋ａｓ”ｆ＊ｆ＋　ｉｓ
　ｓｍａｌｌ、　ｆｘ　ｉｓ　ｍｉｄ　ｔｈａｎ　Ｖｄ
７’＝ａ６”＋ａｓ”１ｓｆｌ　ｉｓ　ａｍａｌｌ、　
ｆｚ　ｉｓ　ｂｉｇ　ｔｈｅｎ　Ｖｄｌ”−ａ６”＋ａ
ｓ”ｆ＊ｆ＋　ｉｓ　　ｍｉｄ　、　ｆｓ　Ｉｓ　ｓｍ
ａｌｌ　ｔｈｅｎ　Ｖｄｔ”ａｏ”＋ａｓ”ｆｗｆ百ｓ
　　ｍｉｄ、ｆ２１ｓ　ｍｉｄ　ｔｈｅｎ　ＶｃＲ’ｘ
ａ６１４＋ａｓ”ｆｚｆｌｉｓ　　ｍｉｄ、　ｆｓ　ｉ
ｓ　　ｂｉｇ　ｔｈｅｎ　Ｖｄｚ”＝ａｏ”＋ａｓ′５
ｆ２ｆｒ　ｉｓ　　ｂｉｇ＋　ｆｚ　１ｓ　ｓｍａｌｌ
　ｔｈａｎ　Ｖｄｊ’−ａ６”十ａ、”ｆｚｆ＋　ｌａ
　　　ｂｉｇ、　ｆｌｉｓ　　ｍｉｄ　　ｔｈｅｎ　Ｖ
ｄ２１７ｘ１６”十ａ３”ｆｔｆｌｉｓ　　ｂｌｇ、ｆ
ｔ１ｓ　ｂｉｇ　ｔｈｅｎＶｄ♂−ａｏＩＳ＋　ａ、”
ｆｚｆｌｉｓ　ｓｍａｌｌ　、　ｆｌｉｓ　ｇｍａｌ　
１　ｔｈｅｎ　Ｖｄｊ”−ａｏ”＋ａｓ”ｆｔｆｘ　ｉ
ａ　ａｍａｌＬ　ｆｓ　ｉｓ　　ｍｉｄ　ｔｈｅｎ　ｖ
ｄｎ’−ａｏ″十ａ３２０゜ｆ＋　ｉｓ　ｓｍａｌｌ、
　ｈ　ｉｓ　　ｂｉｇ　ｔｈｅｎ　Ｖｄ！′’−ａｏ”
十ａｓ”ｆ２ｆ＋　ｉｓ　ｍｉｄ　、　ｆｌｉｓ　ｓｍ
ａｌｌｔｈｅｎ　Ｖｄ？ｍａ６”＋＠：”１２ｆｘ　ｉ
ｓ　　ｍｉｄ、ｆｓ　ｉｓ　ｍｉｄ　ｔｈｅｎ　Ｖｄ７
’＝ａ６”＋ａ３当２ｆ１ｉｓ　　ｍｉｄ、　ｆｚ　ｉ
ｓ　　ｂｉｇ　ｔｈｅｎ　ＶｄＩ′’−ａ６”＋ａｓ”
ｆｔｆｌｉｓ　　ｂｌｇ、　ｆｔ　１ｍ　ｓｍａｌｌ　
ｔｈｅｎ　ＶｄＩ−ｉｏ”ｌａ３”ｆｔｆｌｉｓ　　ｂ
ｉｇ、　ｆｔ　ｉｓ　ｍｉｄ　ｔｈｅｎ　ＶｄＪ’−ｍ
ｅ″＋ａｓ！６ｆ！ｆａｔｓ　　ｂｉｇ＋ｆｔ１ｓ　　
ｂｉｇ　ｔｈｅｎＶｄ！２’−ｉｏ’＋ａｓ″ｆ２以上
のよう麦後件部構造にすることにより、後件部係数の数
は５４個となシ、第１の実施例の場合の１０８個に比べ
半減する。したがって、後件部演算回路１６のメモリを
節約でき、しかも演算速度の高速化を図れる。

第３の実施例 第３の実施例における周波数シンセサイザの補償回路は
、切換後の周波数ｆ２に相当する制御電圧のドリフト量
Ｖｃｈを第６図に示すような手順により求める。この手
順の前半（ステップ４１〜４７）は第２図の手順と同様
であり、後半は第６図に示すように、演算により求めた
Ｖｄ、と周波数切換後にＡ　／　Ｄ変換器７により実測
しｆｃ　Ｖｄ２’の誤差が許容値以上になった場合に、
ファジィ推論の後件部係数ａｉを修正するものである（
ステップ４８〜５０）。後件部係数の修正方法を以下に
示す。ファジィ推論ルールは第１の実施例のルールを一
例として使用するが、第２の実施例のルールを使用して
も同様に有効である。入力Ｖｄ１、ｆｓ、ｈに対する出
力ｖｄｚは、（３）　〜（５＞式！　！！７となる。

ただし 次に とすると、ｙは ｙ”ａｓ宜ＺＱ　　＋ａｌ’Ｚｌ　　＋　ａｇ’Ｚ３　
　＋　　８３’　ｚ３　　＋ａＱ”ｚ４　　＋ａｌ”ｚ
５が ＋＠、　Ｚ＠　＋ａ３Ｚ７　＋　ＩＩ　＠　＠　　ａ３
　ｚｌｏｌｌ−・（９） となる。（９）式は２を変数とし、ａをパラメータとす
る線形式である。し念がって、既知の入力にたいする２
と既知の出力ｙからａを求めることができる。ａは以下
に示す最小２乗法にょシ求められる。ある入力（ｖｃｉ
ｌ、　ｆｔ、　ｒ！　）ｓ　　に対する（２０、ＺＩ％
Ｚｌ°”　ＺＩ０８１ｉ　　と出力ｙＩをと表すことに
する。ａは１０８個あるので、最小２乗法で求めるため
には最低１０８個の入力と出力の組みが必要となる。し
たがって、ｌを１からＮ（Ｎ≧１０８）とし、（１０）
式のように入力と出力を表記すると、最小２乗法は下記
のようになる。

、４＝（Ｚ　　Ｚ）　　Ｚ　ｙ　　　・　　・・・・　
（１１）ここで、 である。なおＺ　はＺの転置行列、Ｚ　　はＺの逆行列
を示す。

（１１）式を実行することにより後件部の係数Ａを求め
ることができる。第１の実施例の場合、Ａは予め外部で
実行して求めておき、その結果ｔ−後件部演算回路のメ
モリに格納しておく。これに対して、本実施例は、ファ
ジィ推論による演算結果の出力値と実測値に誤差を生じ
た場合に、実測値から求めた入力と出力の一対の組み（
ｘｌ、ｙＩ）を新しくＺに加え、（１１）式を実行する
。さらに、新たに求めたＡを後件部の係数として使用す
る。

このような手順を繰り返すことにより、Ａはより確から
しい値となり、補償枦１路１０の出力値はより高精度と
なる。したがって、周波数切換時により正確なデータが
Ｄ／Ａ変換器６に設定されるので、周波数切換ｔ−極め
て高速で行うことができる。

以上のように、補償回路１０の演算値と実行値に誤差を
生じた場合には（１１）式を実行することになるが、（
１１）式は逆行列の計算を必要とするので、小型回路で
これを高速に実現することは困難である。この様な場合
には、逐次最小２乗法を使用すると効果的である。逐次
最小２乗法はＮ個の入出力の組みから求めたＡＮとＮ−
１個の入出力の組みから求めた’Ｎ−１を下記のような
漸化式％式％（１２） （１３） ただし、 ＰＮ：　１０８行×１０８列の正方行列ρ　：　忘却係
数　（０〈ρ≦１） 以上のような手順で後件部の変数Ａを変更すれば、補償
回路１０の出力値の高精度化が（１１）式と同様に図れ
る。さらにρは忘却係数と呼ばれる係数であＬ’香目に
入力した’Ｉｑ　ｙＩの重みを決定する。ρを１以下の
数に選ぶことにより、ＶＣＯ４の周波数ドリフトの特性
が経年変化等により変化した場合も、（１２）式、（１
３）式を実行することにより常に正確なＡを求めること
ができる。

このようガ手順を実行するための補償回路１０の構成例
を第７図に示す。この構成例は第１の実施例で示した第
１図の構成例にＡを演算するための後件部同定回路２０
を付加している。後件部同定回路２０は、演算結果のＶ
ｄ、とＡ／Ｄ変換器７からの実測値から求めたｖｄ、ｌ
　に誤差を生じると、前件部演算回路１Ｔの出力である
適合度ωとＶｄｚとを入力して（１１）式または（１２
）式、（１３）式を演算して、その結果であるＡを後件
部演算回路に設定する。

〔発明の効果〕

以上説明したように本発明は、制御電圧のドリフトの生
じていない場合の切替後の周波数に相当する制衡電圧に
差分ドリフトＩを加算した結果をＤ／Ａ変換器の入力デ
ータとすることにより、あるいは、測定したドリフト量
と補償回路で演算した切替後ドリフト量との差を最小に
するようにファジィ推論の後件部の切替前の周波数、切
替後の周波数、切替前ドリフト量に係わる係数を修正す
ることにより、周波数制御特性の変動を差分ドリフト量
により直ちに修正できるので、ｖＣＯの周波数制御特性
が温度変動等により変化しても常に高速の周波数切換を
行なえる。また、長い年数に渡り本周波数シンセサイザ
を使用した場合に、ＶＣＯの周波数制御特性に変動を生
じることがあるが、同様に高速の周波数切換を行なえる
。また、このことは特性の異なるｖＣＯを使用しても、
本構成の周波数シンセサイザは自己修正できるので、無
調整で高速の周波数切換が可能である。

【図面の簡単な説明】 第１図は本発明による周波数シンセサイザの第１の実施
例の補償回路を示す系統図、第２図は第１の実施例の動
作を説明するためのフローチャート、第３図は切替後ド
リフト量を求めるブラックボックスを示す機能図、第４
図はメンバシップ関数を示す特性図、第５図は入力のフ
ァジィ分割の説明図、第６図は第３の実施例の動作を説
明するためのフローチャート、第７図は第３の実施例の
補償回路を示す系統図、第８図は周波数シンセサイザの
説明図、第９図はＤ／Ａ設定回路の説明図、第１０図は
電圧制御発根器の周波数ドリフトの説明図、第１１図は
従来の補償回路の動作を説明するための７０−チャート
である。 １・・・・位相比較器、２・・・・ループフィルタ、３
・・・・加算器、４・・・・電圧制御発振器（ｖＣＯ）
、５・・・・可変分周器、６・・・・Ｄ／Ａ変換器、Ｔ
・・・・Ａ／Ｄ変換器、８・・・・Ｄ／Ａ設定回路、９
・・・・分周比設定回路、１０・・・・補償回路、１１
・・・・ｖＣＯテーブル、１２・・・・加算回路、１３
拳・・・ラッチ回路、１４・・・・ブラックボックス、
１５．１９・・・・城算回路、１６・・・・後件部演算
回路、１７・・・・前件部演算回路、１８Φ・・・重み
付き平均回路、２０・・・・後件部同定回路。

Claims (2)

【特許請求の範囲】
1. （１）電圧制御発振器と、この電圧制御発振器の出力信
   号を分周する可変分周器と、この可変分周器の出力信号
   と基準信号の位相差を検出する位相比較器と、この位相
   比較器の出力電圧を入力とするループフィルタと、Ｄ／
   Ａ変換器と、このＤ／Ａ変換器の出力電圧と前記ループ
   フィルタの出力電圧とを加算し加算結果を前記電圧制御
   発振器の制御電圧として加える加算器と、この加算器の
   出力電圧を入力とするＡ／Ｄ変換器と、ドリフト補償用
   の補償回路を有するＤ／Ａ設定回路とを備え、前記補償
   回路は、切替前の周波数と前記Ａ／Ｄ変換器の出力デー
   タから取得した前記切替前の周波数における前記制御電
   圧のドリフト量である切替前ドリフト量と次に設定すべ
   き切替後の周波数とを入力し、前記切替前の周波数と前
   記切替後の周波数と前記切替前ドリフト量を変数とする
   前件部と、前記切替後の周波数における制御電圧のドリ
   フト量である切替後ドリフト量を前記切替前の周波数と
   切替後の周波数と切替前ドリフト量との線形結合により
   求める後件部とを有するファジィ推論ルールにより前記
   切替後ドリフト量を求め、切替後ドリフト量から切替前
   ドリフト量を引いたドリフト量である差分ドリフト量を
   出力し、前記Ｄ／Ａ設定回路は、前記制御電圧のドリフ
   トの生じていない場合の前記切替後の周波数に相当する
   制御電圧に前記差分ドリフト量を加算した結果を前記Ｄ
   ／Ａ変換器の入力データとすることを特徴とする周波数
   シンセサイザ。
2. （２）請求項１において、切替後の周波数を設定した後
   に前記切替後の周波数に相当する制御電圧のドリフト量
   をＡ／Ｄ変換器により測定し、この測定したドリフト量
   と補償回路で演算した切替後ドリフト量との差を最小に
   するようにファジィ推論の後件部の切替前の周波数、切
   替後の周波数、切替前ドリフト量に係わる係数を修正す
   る後件部同定回路を前記補償回路に付加したことを特徴
   とする周波数シンセサイザ。