JPH03127156A - アイクロプロセッサ - Google Patents
アイクロプロセッサInfo
- Publication number
- JPH03127156A JPH03127156A JP26503589A JP26503589A JPH03127156A JP H03127156 A JPH03127156 A JP H03127156A JP 26503589 A JP26503589 A JP 26503589A JP 26503589 A JP26503589 A JP 26503589A JP H03127156 A JPH03127156 A JP H03127156A
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- Japan
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- data
- timer
- output
- time
- dma
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005259 measurement Methods 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
- 230000006399 behavior Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、タイマ機能、ダイレクトメモリアクセス機能
、出力ポートを有するマイクロプロセッサに関する。
、出力ポートを有するマイクロプロセッサに関する。
通常、データの印字出力を行うプリンタにはステッピン
グモータ等が用いられる。このステッピングモータは、
マイクロプロセッサからのフィードパルスにより動作す
るようになっているが、印字品質を正常に維持するため
にはこのフィードパルスを正確なタイミングで与える必
要がある。
グモータ等が用いられる。このステッピングモータは、
マイクロプロセッサからのフィードパルスにより動作す
るようになっているが、印字品質を正常に維持するため
にはこのフィードパルスを正確なタイミングで与える必
要がある。
従来、マイクロプロセッサがこの種のステッピングモー
タ等へフィードパルスを供給する場合、所定の時間定数
をタイマにセットしておき、このタイマがカウントアツ
プされたときに、ソフトウェアにより次に出力すべきデ
ータをメモリから読み出して出力ポートに出力していた
。
タ等へフィードパルスを供給する場合、所定の時間定数
をタイマにセットしておき、このタイマがカウントアツ
プされたときに、ソフトウェアにより次に出力すべきデ
ータをメモリから読み出して出力ポートに出力していた
。
このように従来のマイクロプロセッサでは、タイマのカ
ウントアツプ時に次のデータを読み出してから出力して
いたので、例えばソフトウェアによる割込処理の頻度が
多い場合や割込処理時間が長い場合には、フィードパル
スの出力波形のタイミング精度が低下してしまう。従っ
て、プリンタの印字に濃淡が生じるなどの問題があった
。
ウントアツプ時に次のデータを読み出してから出力して
いたので、例えばソフトウェアによる割込処理の頻度が
多い場合や割込処理時間が長い場合には、フィードパル
スの出力波形のタイミング精度が低下してしまう。従っ
て、プリンタの印字に濃淡が生じるなどの問題があった
。
そこで、本発明の目的は、ソフトウェアの割込処理に拘
わらず、一定の時間間隔でデータを出力することができ
るマイクロプロセッサを提供することにある。
わらず、一定の時間間隔でデータを出力することができ
るマイクロプロセッサを提供することにある。
本発明では、（ｉ）設定された時間まで繰り返し時間計
測を行うタイマと、（ｉｉ）このタイマが時間計測を開
始すると同時に起動するダイレクトメモリアクセス手段
と、（ｉｉｉ）このダイレクトメモリアクセス手段によ
り読み出されたデータをラッチするデータラッチ手段と
、（ｉｖ）タイマがタイムアツプしたときデータラッチ
手段にラッチされたデータを出力させる出力手段と、（
Ｖ）この出力手段によりデータが出力されたときタイマ
に対し所定の計測時間を設定する計測時間設定手段とを
マイクロプロセッサに具備させる。
測を行うタイマと、（ｉｉ）このタイマが時間計測を開
始すると同時に起動するダイレクトメモリアクセス手段
と、（ｉｉｉ）このダイレクトメモリアクセス手段によ
り読み出されたデータをラッチするデータラッチ手段と
、（ｉｖ）タイマがタイムアツプしたときデータラッチ
手段にラッチされたデータを出力させる出力手段と、（
Ｖ）この出力手段によりデータが出力されたときタイマ
に対し所定の計測時間を設定する計測時間設定手段とを
マイクロプロセッサに具備させる。
そして、本発明では、タイマがタイムアツプする以前に
データをダイレクトメモリアクセス手段により読み出し
てデータラッチ手段に一旦ラッチしておき、タイマのタ
イムアツプと同時にそのデータを出力すると共に、タイ
マに対して初期値の再設定を行うこととする。
データをダイレクトメモリアクセス手段により読み出し
てデータラッチ手段に一旦ラッチしておき、タイマのタ
イムアツプと同時にそのデータを出力すると共に、タイ
マに対して初期値の再設定を行うこととする。
以下、実施例につき本発明の詳細な説明する。
第１図は、本発明の一実施例におけるマイクロプロセッ
サを表わしたものである。このマイクロプロセッサには
出力ポート１１が設けられ、データバス１２により出力
ポートレジスタ１３に接続されると共に直接データバス
１４に接続されている。この出力ポートレジスタ１３は
、データバス１４を介してタイマ部１５のカウント値レ
ジスタ１６、ダイレクトメモリアクセス（以下、ＤＭＡ
と呼ぶ。〉部１７のＤＭＡ転送ベースアドレスレジスタ
１８およびＤＭＡ転送回数レジスタ１９に接続されてい
る。さらに、このデータバス１４により、リードオンリ
メモリ （以下、ＲＯＭと呼ぶ。
サを表わしたものである。このマイクロプロセッサには
出力ポート１１が設けられ、データバス１２により出力
ポートレジスタ１３に接続されると共に直接データバス
１４に接続されている。この出力ポートレジスタ１３は
、データバス１４を介してタイマ部１５のカウント値レ
ジスタ１６、ダイレクトメモリアクセス（以下、ＤＭＡ
と呼ぶ。〉部１７のＤＭＡ転送ベースアドレスレジスタ
１８およびＤＭＡ転送回数レジスタ１９に接続されてい
る。さらに、このデータバス１４により、リードオンリ
メモリ （以下、ＲＯＭと呼ぶ。
）９２１．ランダムアクセスメモリ （ゑ下、ＲＡＭと
呼ぶ。）部２２およびマイクロプロセッサ（以下、ＣＰ
Ｕと呼ぶ。）制御部２３にも接続されている。
呼ぶ。）部２２およびマイクロプロセッサ（以下、ＣＰ
Ｕと呼ぶ。）制御部２３にも接続されている。
タイマ部１５にはカウンタ２５が備えられ、カウント値
レジスタ１６からのカウンタプリセット値２６、タイマ
制御部２７からのデクリメント信号２８およびカウンタ
ロード信号２９が入力されると共に、タイマ制御部２７
に対してカウント終了信号３１を供給するようになって
いる。このタイマ制御部２７は、ＤＭＡ部１７のＤＭＡ
制御部３２に対してＤＭＡ転送要求信号３３を送出する
と共に、出力ポート１１に対してタイマトリガ信号３４
を供給するようになっている。
レジスタ１６からのカウンタプリセット値２６、タイマ
制御部２７からのデクリメント信号２８およびカウンタ
ロード信号２９が入力されると共に、タイマ制御部２７
に対してカウント終了信号３１を供給するようになって
いる。このタイマ制御部２７は、ＤＭＡ部１７のＤＭＡ
制御部３２に対してＤＭＡ転送要求信号３３を送出する
と共に、出力ポート１１に対してタイマトリガ信号３４
を供給するようになっている。
ＤＭＡ部１７にはアドレスカウンタ３５が備えられ、Ｄ
ＭＡ転送ベースアドレスレジスタ１８からＤＭＡ転送開
始アドレス３６が入力されると共に、ＤＭＡ制御部３２
からカウントアツプ信号３７およびカウンタロード信号
３８が入力されるようになっている。さらに、このアド
レスカウンタ３５は、アドレスバス４８を介してＲＯＭ
部２１、ＲＡＭＩ２２およびＣＰＵ制御部２３にも接続
されている。また、ＤＭＡ制御部３２は、ＤＭＡ転送回
数カウンタ４１に対してカウンタロード信号４２および
デクリメント信号４３を供給すると共に、このＤＭＡ転
送カウンタ４１からＤＭＡ転送終了信号４４が供給され
る。さらに、このＤＭＡ制御部３２は、ＣＰＵ制御部２
３にＤＭＡ転送要求信号４５を送出すると共にこのＣＰ
Ｕ制御部２３からＤＭＡ転送許可信号４６が入力され、
また出力ポートレジスタ１３に対してはラッチ要求信号
４７を送出するようになっている。
ＭＡ転送ベースアドレスレジスタ１８からＤＭＡ転送開
始アドレス３６が入力されると共に、ＤＭＡ制御部３２
からカウントアツプ信号３７およびカウンタロード信号
３８が入力されるようになっている。さらに、このアド
レスカウンタ３５は、アドレスバス４８を介してＲＯＭ
部２１、ＲＡＭＩ２２およびＣＰＵ制御部２３にも接続
されている。また、ＤＭＡ制御部３２は、ＤＭＡ転送回
数カウンタ４１に対してカウンタロード信号４２および
デクリメント信号４３を供給すると共に、このＤＭＡ転
送カウンタ４１からＤＭＡ転送終了信号４４が供給され
る。さらに、このＤＭＡ制御部３２は、ＣＰＵ制御部２
３にＤＭＡ転送要求信号４５を送出すると共にこのＣＰ
Ｕ制御部２３からＤＭＡ転送許可信号４６が入力され、
また出力ポートレジスタ１３に対してはラッチ要求信号
４７を送出するようになっている。
このＤＭＡ転送回数カウンタ４１には、ＤＭＡ転送回数
レジスタ１９からカウンタプリセット値４９が入力され
るようになっている。
レジスタ１９からカウンタプリセット値４９が入力され
るようになっている。
第２図と共に、以上のような構成のマイクロプロセッサ
の動作を説明する。
の動作を説明する。
カウンタ２５では、タイマ制御部２７からのカウンタロ
ード信号２９ （第２図ｂ〉が入力されると、その時点
でデータバス１４からカウント値しジスタ１６にラッチ
されているカウンタプリセット値２６がカウンタ２５に
ロードされる。これにより、タイマ制御部２７からのデ
クリメント信号２８のタイミングでカウントが開始され
る。例えば、当初のカウンタプリセット値２６がＮ （
Ｎは任意の整数）であったとすると、このカウンタ２５
の値は第２図ｇに示すように変化する。
ード信号２９ （第２図ｂ〉が入力されると、その時点
でデータバス１４からカウント値しジスタ１６にラッチ
されているカウンタプリセット値２６がカウンタ２５に
ロードされる。これにより、タイマ制御部２７からのデ
クリメント信号２８のタイミングでカウントが開始され
る。例えば、当初のカウンタプリセット値２６がＮ （
Ｎは任意の整数）であったとすると、このカウンタ２５
の値は第２図ｇに示すように変化する。
ところで、タイマ制御部２７は、カウンタ２５がカウン
トを開始すると同時にＤＭＡ部１７のＤＭＡ制御部３２
に対してＤＭＡ転送要求信号３３（第２図Ｃ）を送出す
る。これにより、ＤＭＡ制御部３２はＣＰＵ制御部２３
に対してＤＭＡ転送要求信号４５ （第２図ｇ）を送出
し、データバス１４およびアドレスバス４８の使用許可
を要求する。
トを開始すると同時にＤＭＡ部１７のＤＭＡ制御部３２
に対してＤＭＡ転送要求信号３３（第２図Ｃ）を送出す
る。これにより、ＤＭＡ制御部３２はＣＰＵ制御部２３
に対してＤＭＡ転送要求信号４５ （第２図ｇ）を送出
し、データバス１４およびアドレスバス４８の使用許可
を要求する。
一方、ＤＭＡ転送ベースアドレスレジスタ１８およびＤ
ＭＡ転送回数レジスタ１９には、あらかじめＣＰＵ制御
部２３からデータバス１４を介して、それぞれＤＭＡ転
送開始アドレス３６およびＤＭＡ転送回数４９がセット
される。そして、ＤＭＡ制御部３２はＣＰＵ制御部２３
からＤＭＡ転送許可信号４６ （第２図ｅ）を受は取る
と、アドレスカウンタ３５の示すアドレスをアドレスバ
ス４８に送出することにより、ＲＯＭ部２１またはＲＡ
Ｍ部２２の該当するアドレスからデータが読み出され、
データバス１４上に送出される。このとき、ＤＭＡ制御
部３２からラッチ信号４７（第２図ｆ）が出力され、デ
ータバス１４上に読み出されたデータが出力ポートレジ
スフ１３にラッチされる（第２図り、Ｄ２）。
ＭＡ転送回数レジスタ１９には、あらかじめＣＰＵ制御
部２３からデータバス１４を介して、それぞれＤＭＡ転
送開始アドレス３６およびＤＭＡ転送回数４９がセット
される。そして、ＤＭＡ制御部３２はＣＰＵ制御部２３
からＤＭＡ転送許可信号４６ （第２図ｅ）を受は取る
と、アドレスカウンタ３５の示すアドレスをアドレスバ
ス４８に送出することにより、ＲＯＭ部２１またはＲＡ
Ｍ部２２の該当するアドレスからデータが読み出され、
データバス１４上に送出される。このとき、ＤＭＡ制御
部３２からラッチ信号４７（第２図ｆ）が出力され、デ
ータバス１４上に読み出されたデータが出力ポートレジ
スフ１３にラッチされる（第２図り、Ｄ２）。
また、アドレスカウンタ３５はＤＭＡ制御部３２からの
カウントアツプ信号３７のタイミングでカウントアツプ
を行うことにより次のアドレスを出力し、ＤＭＡ転送回
数カウンタ４１はデクリメント信号４３のタイミングで
カウントダウンを行う。
カウントアツプ信号３７のタイミングでカウントアツプ
を行うことにより次のアドレスを出力し、ＤＭＡ転送回
数カウンタ４１はデクリメント信号４３のタイミングで
カウントダウンを行う。
そして、タイマ部１５のカウンタ２５の値が“０”にな
ると、このカウンタ３１からタイマ制御部２７に対して
カウント終了信号３１が送出される。このタイミングで
タイマ制御部２７は出力ポート１１に対してタイマトリ
ガ信号３４を送出する（第２図ｇ）。これにより、出力
ボートレジスタ１３にラッチされていたデータが出力ポ
ート１１から出力される（第２図ｌ５ＤＲ）。これと同
時に、カウンタ２５にはカウンタロード信号２９により
カウンタプリセット値Ｎが再ロードされる。
ると、このカウンタ３１からタイマ制御部２７に対して
カウント終了信号３１が送出される。このタイミングで
タイマ制御部２７は出力ポート１１に対してタイマトリ
ガ信号３４を送出する（第２図ｇ）。これにより、出力
ボートレジスタ１３にラッチされていたデータが出力ポ
ート１１から出力される（第２図ｌ５ＤＲ）。これと同
時に、カウンタ２５にはカウンタロード信号２９により
カウンタプリセット値Ｎが再ロードされる。
以下同様にして、それぞれのタイマサイクルにおいてカ
ウンタ２５のカウントが終了する前に、すなわちタイマ
部１５のタイムアツプ以前に、アドレスカウンタ３５か
ら出力されるインクリメントされたアドレスに対応する
データがＲＯＭＮ２１またはＲＡＭ部２２から読み出さ
れる。そして、このデータは出力ボートレジスタ１３に
ラッチされたのち、タイムアツプと同時に出力ポート１
１から出力されることとなる。そして、この動作はＤＭ
Ａ転送回数カウンタ４１の値が“０”になり、ＤＭＡ転
送終了信号４４がＤＭＡ制御部３２に送出されるまで繰
り返される。
ウンタ２５のカウントが終了する前に、すなわちタイマ
部１５のタイムアツプ以前に、アドレスカウンタ３５か
ら出力されるインクリメントされたアドレスに対応する
データがＲＯＭＮ２１またはＲＡＭ部２２から読み出さ
れる。そして、このデータは出力ボートレジスタ１３に
ラッチされたのち、タイムアツプと同時に出力ポート１
１から出力されることとなる。そして、この動作はＤＭ
Ａ転送回数カウンタ４１の値が“０”になり、ＤＭＡ転
送終了信号４４がＤＭＡ制御部３２に送出されるまで繰
り返される。
第３図は、本実施例の出力ポートから感熱プリンタのス
テッピングモータに供給される４ビツトのフィードパル
スの一例を表わしたものである。
テッピングモータに供給される４ビツトのフィードパル
スの一例を表わしたものである。
この図に示すように、出力ポートからは正確な時間間ｇ
ｔで４ビツトのフィードパルスが出力されることとなる
。従って、各ステップ位置でのプリンタヘッドの滞在時
間がばらつくことがないため、印字濃度の濃淡が生じに
くくなる。
ｔで４ビツトのフィードパルスが出力されることとなる
。従って、各ステップ位置でのプリンタヘッドの滞在時
間がばらつくことがないため、印字濃度の濃淡が生じに
くくなる。
以上説明したように、本発明によればタイマのタイムア
ツプ前にメモリから直接データを読み出してデータラッ
チ手段にラッチしておき、タイムアツプと同時に出力す
ることとしたので、ソフトウェアの割込処理の頻度や長
さに拘わらず一定の時間間隔でデータを出力することが
できる。従って、外部機器に対する高精度の制御を行う
ことができるという効果がある。また、これらの機能を
マイクロプロセッサ内部にすべて収容することとしたの
で、装置の小型化が可能になるという効果もある。
ツプ前にメモリから直接データを読み出してデータラッ
チ手段にラッチしておき、タイムアツプと同時に出力す
ることとしたので、ソフトウェアの割込処理の頻度や長
さに拘わらず一定の時間間隔でデータを出力することが
できる。従って、外部機器に対する高精度の制御を行う
ことができるという効果がある。また、これらの機能を
マイクロプロセッサ内部にすべて収容することとしたの
で、装置の小型化が可能になるという効果もある。
図面は本発明の一実施例を説明するためのもので、この
うち第１図はマイクロプロセッサを示すブロック図、第
２図は第１図のマイクロプロセッサの内部における各種
信号のタイミングを示すタイミング図、第３図は第１図
の出力ポートに出力されるステッピングモータへのフィ
ードパルスの一例を示すタイミング図である。 １１・・・・・・出力ポート、 １３・・・・・・出力ポートレジスタ、１４・・・・・
・データバス、１５・・・・・・タイマ部、１７・・・
・・・ＤＭＡ部、２１・・・・・・ＲＯＭ部、２２・・
・・・・ＲＡＭ部、２３・・・・・・ＣＰＵ制御部、４
８・・・・・・アドレスバス。
うち第１図はマイクロプロセッサを示すブロック図、第
２図は第１図のマイクロプロセッサの内部における各種
信号のタイミングを示すタイミング図、第３図は第１図
の出力ポートに出力されるステッピングモータへのフィ
ードパルスの一例を示すタイミング図である。 １１・・・・・・出力ポート、 １３・・・・・・出力ポートレジスタ、１４・・・・・
・データバス、１５・・・・・・タイマ部、１７・・・
・・・ＤＭＡ部、２１・・・・・・ＲＯＭ部、２２・・
・・・・ＲＡＭ部、２３・・・・・・ＣＰＵ制御部、４
８・・・・・・アドレスバス。
Claims (1)
- 【特許請求の範囲】 設定された時間まで繰り返し時間計測を行うタイマと、 このタイマが時間計測を開始すると同時に起動するダイ
レクトメモリアクセス手段と、 このダイレクトメモリアクセス手段により読み出された
データをラッチするデータラッチ手段と、前記タイマが
タイムアップしたとき前記データラッチ手段にラッチさ
れたデータを出力させる出力手段と、 この出力手段により前記データが出力されたとき前記タ
イマに対し所定の計測時間を設定する計測時間設定手段 とを具備することを特徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26503589A JPH03127156A (ja) | 1989-10-13 | 1989-10-13 | アイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26503589A JPH03127156A (ja) | 1989-10-13 | 1989-10-13 | アイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03127156A true JPH03127156A (ja) | 1991-05-30 |
Family
ID=17411685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26503589A Pending JPH03127156A (ja) | 1989-10-13 | 1989-10-13 | アイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03127156A (ja) |
-
1989
- 1989-10-13 JP JP26503589A patent/JPH03127156A/ja active Pending
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