JPH03127145A - Information processor - Google Patents

Information processor

Info

Publication number
JPH03127145A
JPH03127145A JP26501489A JP26501489A JPH03127145A JP H03127145 A JPH03127145 A JP H03127145A JP 26501489 A JP26501489 A JP 26501489A JP 26501489 A JP26501489 A JP 26501489A JP H03127145 A JPH03127145 A JP H03127145A
Authority
JP
Japan
Prior art keywords
circuit
output
storage elements
input
write strobe
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP26501489A
Other languages
Japanese (ja)
Inventor
Toyoyuki Kotegawa
小手川 豊行
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Engineering Ltd
Original Assignee
NEC Engineering Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Engineering Ltd filed Critical NEC Engineering Ltd
Priority to JP26501489A priority Critical patent/JPH03127145A/en
Publication of JPH03127145A publication Critical patent/JPH03127145A/en
Pending legal-status Critical Current

Links

Abstract

PURPOSE:To diagnose the quality of a storage element at a high speed by providing an element control circuit for making element selecting terminals of plural storage elements active only when a write strobe signal arrives in accordance with a control signal, between an element selecting circuit and plural storage elements. CONSTITUTION:Between an output terminal of an element selecting circuit 412 and element selecting inputs of storage elements 413 - 415, an element control circuit 118 is connected. The element control circuit 118 inputs outputs 409 - 411 from the element selecting circuit 412, and signals of a write strobe line 417 and a control line 122, and outputs outputs 119 - 121 corresponding to element selecting input terminals of the storage elements 413 - 415, respectively. In such a state, unless there is an input of a control signal, control is executed so that one of plural storage elements is selected in accordance with an output from the output terminal of the element selecting circuit, and while there is an input of the control signal, when a write strobe signal is inputted, all the element selecting terminal become active so that data can be written in all the storage elements. In such a way, the quality of the storage element can be diagnosed at a high speed.

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は情報処理装置、特に複数個の記憶素子を有する
情報処理装置に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an information processing device, and particularly to an information processing device having a plurality of storage elements.

[従来の技術] この種の情報処理装置における記憶素子へのデータ書込
みについて第4図、第5図を参照して説明する。
[Prior Art] Writing data to a storage element in this type of information processing device will be described with reference to FIGS. 4 and 5.

第4図において、記憶素子413,414.415はそ
れぞれデータ格納アドレスを指定するためのアドレス選
択入力端子群401(AO〜A11)を有する。アドレ
ス選択入力端子群401の各入力端子は12本の信号線
で構成されるアドレスバス407の各アドレス線と接続
されている。
In FIG. 4, memory elements 413, 414, and 415 each have an address selection input terminal group 401 (AO to A11) for specifying a data storage address. Each input terminal of the address selection input terminal group 401 is connected to each address line of an address bus 407 composed of 12 signal lines.

これは記憶素子414.415についても同様である。The same applies to the memory elements 414 and 415.

記憶素子413〜415はまた。読出しデータの出力端
子、書込みデータの入力端子となるデータ入力/出力端
子群402(DO〜D7)を有する。データ入力/出力
端子群402の各端子は8本の信号線よりなるデータバ
ス406の各データ線と接続されている。記憶素子41
3〜415はそれぞれ、読出しストローブ入力端子40
3書込みストローブ入力端子404.素子選択入力端子
405を有する。読出しストローブ入力端子403は、
読出しストローブ線416と接続されている。書込みス
トローブ入力端子404は書込みストローブ線417と
接続されている。
The memory elements 413 to 415 are also. It has a data input/output terminal group 402 (DO to D7) that serves as an output terminal for read data and an input terminal for write data. Each terminal of the data input/output terminal group 402 is connected to each data line of a data bus 406 consisting of eight signal lines. Memory element 41
3 to 415 are read strobe input terminals 40, respectively.
3 write strobe input terminal 404. It has an element selection input terminal 405. The read strobe input terminal 403 is
It is connected to the read strobe line 416. Write strobe input terminal 404 is connected to write strobe line 417.

素子選択回路412はアドレスバス408からのアドレ
スにもとづいて選択出力409〜411のひとつをアク
ティブにする。選択出力409〜411はそれぞれ、記
憶素子413,414.415の素子選択入力端子40
5と接続されている。
Element selection circuit 412 activates one of selection outputs 409-411 based on the address from address bus 408. The selection outputs 409 to 411 are the element selection input terminals 40 of the storage elements 413, 414, and 415, respectively.
5 is connected.

アドレスバス408は複数個の記憶素子のうちの1つを
選択するためのもので4本のアドレス線よりなり、アド
レスバス407の上位のアドレス線である。
The address bus 408 is for selecting one of the plurality of storage elements and consists of four address lines, and is an upper address line of the address bus 407.

第4図において、アドレスバス408は4本の信号線よ
りなっているので16通りの選択出力SO〜515)が
可能であるが、説明の簡略化のため3本のみ(SO,S
L、515)のみ記入している。同様に、記憶素子も1
6個存在するが、3個のみ記入している。
In FIG. 4, since the address bus 408 consists of four signal lines, 16 different selection outputs (SO to 515) are possible, but for the sake of simplicity, only three (SO, S
L, 515) is entered. Similarly, the memory element is also 1
There are 6 items, but only 3 are entered.

第5図は第4図に示された装置の動作を説明するための
タイミングチャートで、アドレスバス408、アドレス
バス407.データバス406の内容をそれぞれ示す。
FIG. 5 is a timing chart for explaining the operation of the device shown in FIG. 4, in which address buses 408, 407 . The contents of data bus 406 are shown respectively.

選択出力So、Sl、S15は第4図の選択出力信号4
09,410,411の内容をそれぞれ示す。
The selection outputs So, Sl, and S15 are the selection output signals 4 in FIG.
The contents of 09, 410, and 411 are shown respectively.

記憶素子413,414,415へのデータの書込みは
次のように行なわれる。第5図のアドレスバス408は
アドレスバス407の上位アドレス線で4本のアドレス
線より成り、0h−Fh(“h″は16通表示を意味し
、以下同様)の組み合わせが可能である。まず、アドレ
スバス408が全てOの場合(第5図の区間Aで示す)
1選択出力409のみがrL (ロー)」レベルとなり
Data is written to the memory elements 413, 414, and 415 as follows. The address bus 408 in FIG. 5 is the upper address line of the address bus 407 and consists of four address lines, and the combinations 0h-Fh ("h" means 16 lines display, the same applies hereinafter) are possible. First, when the address bus 408 is all O (as shown by section A in FIG. 5)
Only the 1 selection output 409 is at rL (low) level.

選択出力410.411を含む他の選択出力は全てrH
(ハイ)」レベルである。記憶素子413〜415のう
ち記憶素子413の素子選択入力405がrLJレベル
でアクティブであるので記憶素子413のみが選択され
、アト・レスバス407゜データバス406に対して応
答する。即ち、アドレスバス407が000h−FFF
hに指定されると、記憶素子413の内の1つのアドレ
スが選ばれる。
All other selection outputs including selection output 410.411 are rH
(High)” level. Since the element selection input 405 of memory element 413 among memory elements 413 to 415 is active at the rLJ level, only memory element 413 is selected and responds to address bus 407 and data bus 406. That is, the address bus 407 is 000h-FFF.
When specified as h, one address in the storage element 413 is selected.

次に、書込みストローブ線417はアドレスバスが確定
している期間内でrLJレベルからrHJレベルへ遷移
する。記憶素子413〜415は素子選択入力405が
rLJレベルで、かつ、書込みストローブ線417のr
LJからrHJへの遷移点501でデータバス406の
内容をアドレスバス407で指定されたアドレスに書込
む。記憶素子413の全てのアドレスにデータを書込む
ためには、アドレスを0OOh−FFFhに順次かえて
ゆき、アドレス毎に書込みストローブ線417にrLJ
からrHJの遷移を起こすことにより行なわれる。
Next, the write strobe line 417 transitions from the rLJ level to the rHJ level within the period when the address bus is established. Memory elements 413 to 415 have element selection input 405 at rLJ level and write strobe line 417 at r
At a transition point 501 from LJ to rHJ, the contents of data bus 406 are written to the address specified by address bus 407. In order to write data to all addresses of the memory element 413, the addresses are sequentially changed from 0OOh to FFFh, and rLJ is applied to the write strobe line 417 for each address.
This is done by causing a transition of rHJ from .

記憶素子414に書込みを行なうには、アドレスバス4
08を1hとする。アドレスバス408が1hとなると
、素子選択回路412は区間Bに示すように選択出力4
10のみをrLJレベルとし1選択出力409.411
を含む他の選択出力は全てrHJレベルとする。これに
より、記憶素子414のみが先程と同様にアドレスバス
4o7゜データバス406.書込みストローブ線417
に対して応答可能となる。以下同様に、アドレスバス4
08がFhとなると、素子選択出力411のみがrLJ
レベル、素子選択出力409.410を含む他の選択出
力は全てrHJレベルとなる。
To write to storage element 414, address bus 4
Let 08 be 1h. When the address bus 408 becomes 1h, the element selection circuit 412 selects output 4 as shown in section B.
Only 10 is set as rLJ level and 1 selection output 409.411
All other selection outputs, including , are at rHJ level. As a result, only the memory element 414 is connected to the address bus 4o7° data bus 406. Write strobe line 417
It becomes possible to respond to Similarly, address bus 4
When 08 becomes Fh, only the element selection output 411 becomes rLJ.
All other selection outputs including level and element selection outputs 409 and 410 are at rHJ level.

従って、記憶素子415のみがアドレスバス4゜7、デ
ータバス406.書込みストローブ線417に対して応
答可能となり、書込みストローブ線417のrLJから
rHJへの遷移点でデータバス406の内容が記憶素子
415内に書込まれる。
Therefore, only the memory element 415 is connected to the address bus 4.7, the data bus 406. Write strobe line 417 becomes responsive and the contents of data bus 406 are written into storage element 415 at the transition point of write strobe line 417 from rLJ to rHJ.

[発明が解決しようとする課題] 従来技術による情報処理装置では、記憶素子413〜4
15に共通のデータを書込もうとしても。
[Problems to be Solved by the Invention] In the information processing device according to the prior art, the memory elements 413 to 4
Even if I try to write common data to 15.

アドレスバス408.アドレスバス407により。address bus 408. By address bus 407.

ひとつひとつのアドレスに対して行なう必要があり、特
に記憶素子内のデータの初期化、記憶素子の良否診断に
おいて多大な時間が必要であった。
This process had to be performed for each address, and a large amount of time was required, especially for initializing data in the memory element and diagnosing the quality of the memory element.

本発明は多数の記憶素子を使用する情報処理装置の同一
データによる記憶素子の初期化および。
The present invention relates to initialization of memory elements using the same data in an information processing apparatus using a large number of memory elements.

記憶素子の良否診断を高速に行うことができ、電源投入
から短時間で動作可能となる情報処理装置を提供するこ
とにある。
An object of the present invention is to provide an information processing device that can quickly diagnose the quality of a storage element and can be operated in a short time after power is turned on.

[課題を解決するための手段] 本発明によれば、共通信号線を通して書込みストローブ
信号を受ける複数の記憶素子と、該複数の記憶素子に設
けられた素子選択用端子のそれぞれと接続した複数の出
力端子を有しアドレス入力に応じて前記複数の記憶素子
のうちの1つを選択する信号を前記出力端子の1つから
出力する素子選択回路とを含む情報処理装置において、
前記素子選択回路と複数の記憶素子との間に、制御信号
に応じて前記複数の記憶素子の素子選択用端子を前記書
込みストローブ信号到来時のみアクティブにする素子制
御回路を備えたことを特徴とする情報処理装置が得られ
る。
[Means for Solving the Problems] According to the present invention, a plurality of memory elements receiving a write strobe signal through a common signal line, and a plurality of memory elements connected to each of the element selection terminals provided on the plurality of memory elements, are provided. An information processing device including an element selection circuit having an output terminal and outputting a signal for selecting one of the plurality of storage elements from one of the output terminals in response to an address input,
The device is characterized in that an element control circuit is provided between the element selection circuit and the plurality of storage elements, which activates the element selection terminal of the plurality of storage elements in response to a control signal only when the write strobe signal arrives. An information processing device is obtained.

なお、前記素子制御回路の一例について言えば。Regarding an example of the element control circuit.

前記出力端子の1つと接続すると共に、前記書込みスト
ローブ信号、制御信号を受ける複数組の論理回路を含む
ものであり、この論理回路は、前記書込みストローブ信
号と制御信号とを入力とするオア回路と、前記出力端子
の1つの出力と前記オア回路の出力とを入力とするアン
ド回路とを含むものである。
The device includes a plurality of sets of logic circuits connected to one of the output terminals and receiving the write strobe signal and the control signal, and the logic circuit includes an OR circuit receiving the write strobe signal and the control signal as input. , an AND circuit whose inputs are one output of the output terminal and the output of the OR circuit.

[作用] 本発明による素子制御回路は、制御信号の入力が無けれ
ば素子選択回路の出力端子からの出力に応じて複数の記
憶素子の1つを選択するように制御し、制御信号の入力
がある間は書込みストローブ信号の入力があるとすべて
の素子選択用端子をアクティブにしてすべての記憶素子
へのデータ書込みを可能とする。
[Function] The element control circuit according to the present invention controls to select one of the plurality of storage elements according to the output from the output terminal of the element selection circuit if no control signal is input. For a certain period of time, when a write strobe signal is input, all element selection terminals are activated to enable data writing to all memory elements.

[実施例] 本発明の実施例について、第1図、第2図、第3図を参
照して説明する。第1図は本発明の実施例による情報処
理装置の回路図である。
[Example] An example of the present invention will be described with reference to FIGS. 1, 2, and 3. FIG. 1 is a circuit diagram of an information processing apparatus according to an embodiment of the present invention.

第1図において、第4図と同じ部分については同一番号
を付し、説明は省略する。本実施例では。
In FIG. 1, the same parts as in FIG. 4 are given the same numbers, and their explanation will be omitted. In this example.

素子選択回路412の出力端子と記憶素子413〜41
5の素子選択入力との間に素子制限回路118が接続さ
れている。記憶素子413〜415の素子選択入力端子
405はそれぞれ、素子制御回路118の出力119〜
121と接続されている。本図でも、説明の簡略化のた
め、16個の記憶素子の内、3個のみ記入している。
Output terminal of element selection circuit 412 and memory elements 413 to 41
An element limiting circuit 118 is connected between the element selection input of No. 5 and the element selection input of No. 5. The element selection input terminals 405 of the storage elements 413 to 415 are connected to the outputs 119 to 119 of the element control circuit 118, respectively.
121. In this figure as well, only three of the 16 memory elements are shown to simplify the explanation.

素子選択回路412の出力409〜411はアドレスバ
ス408のデコード出力で、アドレスバスの4本のアド
レス線がOhの時、デコード出力409が「L」、その
他はrHJとなる。アドレスがFhの時はデコード出力
411が「L」、その他はrHJとなる。素子制御回路
118は素子選択回路412からの出力409〜411
.書込みストローブ線417.制御線122の信号を入
力とし、記憶素子413〜415の素子選択入力端子に
それぞれ対応する出力119〜121を出力する。12
2は全記憶素子に対して同時書込みを行なう場合rLJ
と指定される制御線である。
Outputs 409 to 411 of the element selection circuit 412 are decoded outputs of the address bus 408. When the four address lines of the address bus are Oh, the decoded output 409 is "L", and otherwise is rHJ. When the address is Fh, the decode output 411 is "L", and otherwise it is rHJ. The element control circuit 118 receives outputs 409 to 411 from the element selection circuit 412.
.. Write strobe line 417. The signal on the control line 122 is input, and outputs 119 to 121 corresponding to the element selection input terminals of the storage elements 413 to 415 are outputted. 12
2 is rLJ when writing to all memory elements simultaneously
This is the control line specified as .

第2図は本発明の実施例によるタイミングチャートであ
る。第3図は素子制御回路118の1つの人出力につい
ての内部回路である。入力301は素子選択回路412
の出力に接続され、アンド回路305の一方の入力に接
続されている。入力302は書込みストローブ線417
に接続され。
FIG. 2 is a timing chart according to an embodiment of the present invention. FIG. 3 shows an internal circuit for one output of the element control circuit 118. Input 301 is element selection circuit 412
and one input of the AND circuit 305. Input 302 is write strobe line 417
connected to.

オア回路306の一方の入力に接続されている。It is connected to one input of the OR circuit 306.

入力303は制御線122に接続され、オア回路306
の他方の入力に接続されている。出力304はアンド回
路305の出力であり、素子制御回路118の1つの出
力である。出力307はオア回路306の出力でアンド
回路305の他方の入力に接続されている。
Input 303 is connected to control line 122 and OR circuit 306
connected to the other input of the Output 304 is the output of AND circuit 305 and one output of element control circuit 118. An output 307 is the output of the OR circuit 306 and is connected to the other input of the AND circuit 305.

以下1本発明の実施例において記憶素子413〜415
のデータ書込みが行なわれる過程を説明する。アドレス
バス408の内容がohの場合。
In the following one embodiment of the present invention, the memory elements 413 to 415
The process of writing data will be explained. When the contents of address bus 408 are oh.

素子選択回路412の出力409のみがrLJで出力4
10,411を含むその他の出力は全てrl(Jである
。次に、制御線122がrLJの場合、素子制御回路1
18の出力119〜121は第3図より書込みストロー
ブ入力302がrLJとなると、オア回路306の出力
307がrLJとなり、出力304(即ち、素子制御出
力119〜120を含む)は書込みストローブ信号に同
期してrLJとなる。言い換えると、制御線122がr
LJの場合、アドレスバス408の内容にかかわらず、
各記憶素子の選択入力端子は書込みストローブ信号に同
期してrLJとなる。各記憶素子413〜415は素子
選択入力端子がrLJで書込みストローブ入力端子がr
LJからrHJとなるそれぞれの遷移点(第2図、符号
201)でデータバス406の内容をアドレスバス40
7に示されるアドレスに書込む。従って、アドレスバス
407を000h−FFFhに切り替えながら。
Only the output 409 of the element selection circuit 412 is rLJ and output 4
All other outputs including 10 and 411 are rl (J. Next, when the control line 122 is rLJ, the element control circuit 1
Outputs 119 to 121 of 18 are from FIG. 3. When the write strobe input 302 becomes rLJ, the output 307 of the OR circuit 306 becomes rLJ, and the output 304 (that is, including the element control outputs 119 to 120) is synchronized with the write strobe signal. Then, it becomes rLJ. In other words, the control line 122 is r
In the case of LJ, regardless of the contents of address bus 408,
The selection input terminal of each storage element becomes rLJ in synchronization with the write strobe signal. Each memory element 413 to 415 has an element selection input terminal rLJ and a write strobe input terminal r
At each transition point from LJ to rHJ (see numeral 201 in FIG. 2), the contents of the data bus 406 are transferred to the address bus 40.
Write to the address shown in 7. Therefore, while switching the address bus 407 from 000h to FFFh.

書込みを行なえば、記憶素子413〜415のすべてが
一度に書込まれることになる。また、制御線122がr
HJの場合は、第3図のオア回路306の出力307は
書込みストローブ線117の内容にかかわらず、常に、
「H」となり素子選択出力409〜411の1つに対応
する1つの素子制御出力119〜121のみが出力され
るため。
If writing is performed, all of the storage elements 413-415 will be written at once. Also, the control line 122 is r
In the case of HJ, the output 307 of the OR circuit 306 in FIG.
This is because the signal becomes "H" and only one element control output 119-121 corresponding to one of the element selection outputs 409-411 is output.

記憶素子413〜415が同時に書込まれることはない
Storage elements 413-415 are never written to at the same time.

[発明の効果] 以上、説明したように1本発明の実施例においては、複
数の記憶素子に対するデータ書込みが1個分の時間で行
なえる効果があり、記憶素子数が増えれば、増える程1
本発明の効果は顕著になってくる。このため、記憶素子
を多数使用する情報処理装置で行なわれている記憶素子
の良否診断。
[Effects of the Invention] As explained above, in one embodiment of the present invention, data can be written to a plurality of memory elements in the time required for one memory element, and as the number of memory elements increases,
The effects of the present invention will become more noticeable. For this reason, memory element quality diagnosis is performed in information processing devices that use a large number of memory elements.

または、同一データの書込みによる初期化操作が本発明
によればきわめて高速に行なえ、従って。
Alternatively, according to the present invention, the initialization operation by writing the same data can be performed extremely quickly.

高速応答、高速処理の可能な情報処理装置を提供できる
効果がある。
This has the effect of providing an information processing device capable of high-speed response and high-speed processing.

【図面の簡単な説明】[Brief explanation of the drawing]

S1図は本発明の実施例の回路図、第2図は本発明の実
施例の動作を説明するためのタイミングチャート図、第
3図は本発明の実施例の素子制御回路の回路図、第4図
は従来の情報処理装置の回路図、第5図は従来装置の動
作を説明するためのタイミングチャート図。 401・・・アドレス入力端子、402・・・データ入
力/出力端子群、403・・・読出しストローブ入力端
子、404・・・書込みストローブ入力端子、405・
・・素子選択入力端子、406・・・データバス、40
7・・・アドレスバス、408・・・アドレスバス、4
09〜411・・・素子選択出力、412・・・素子選
択回路、413〜415・・・記憶素子、416・・・
読出しストローブ線、417・・・書込みストローブ線
。 118・・・素子制御回路、119〜121・・・素子
制御出力。 2・・・制御線。 第 401ニアドレス入力端子 402:データ入力/出力端子 403:m出しストローブ入力躇子 409411:素子選択出力 412  :素子選択回路 413.415:記憶素子 406:データパス 407.408ニアドレスバス 118;素子制御31回路 122:制御線 第2図 01 遷移点 第 3図 03 第4図 06
Figure S1 is a circuit diagram of an embodiment of the present invention, Figure 2 is a timing chart diagram for explaining the operation of an embodiment of the present invention, Figure 3 is a circuit diagram of an element control circuit of an embodiment of the present invention, and Figure 3 is a circuit diagram of an element control circuit of an embodiment of the present invention. FIG. 4 is a circuit diagram of a conventional information processing device, and FIG. 5 is a timing chart for explaining the operation of the conventional device. 401... Address input terminal, 402... Data input/output terminal group, 403... Read strobe input terminal, 404... Write strobe input terminal, 405...
...Element selection input terminal, 406...Data bus, 40
7...Address bus, 408...Address bus, 4
09-411...Element selection output, 412...Element selection circuit, 413-415...Storage element, 416...
Read strobe line, 417...Write strobe line. 118... Element control circuit, 119-121... Element control output. 2...Control line. 401st near address input terminal 402: data input/output terminal 403: m output strobe input resistor 409411: element selection output 412: element selection circuit 413.415: storage element 406: data path 407.408 near address bus 118; element Control 31 circuit 122: Control line Fig. 2 01 Transition point Fig. 3 03 Fig. 4 06

Claims (1)

【特許請求の範囲】 1)共通信号線を通して書込みストローブ信号を受ける
複数の記憶素子と、該複数の記憶素子に設けられた素子
選択用端子のそれぞれと接続した複数の出力端子を有し
アドレス入力に応じて前記複数の記憶素子のうちの1つ
を選択する信号を前記出力端子の1つから出力する素子
選択回路とを含む情報処理装置において、前記素子選択
回路と複数の記憶素子との間に、制御信号に応じて前記
複数の記憶素子の素子選択用端子を前記書込みストロー
ブ信号到来時のみアクティブにする素子制御回路を備え
たことを特徴とする情報処理装置。 2)請求項1記載の情報処理装置において、前記素子制
御回路は、前記出力端子の1つと接続すると共に、前記
書込みストローブ信号、制御信号を受ける複数組の論理
回路を含むものであることを特徴とする情報処理装置。 3)請求項2記載の情報処理装置において、前記論理回
路は、前記書込みストローブ信号と制御信号とを入力と
するオア回路と、前記出力端子の1つの出力と前記オア
回路の出力とを入力とするアンド回路とを含むものであ
ることを特徴とする情報処理装置。
[Claims] 1) Address input device having a plurality of memory elements that receive a write strobe signal through a common signal line and a plurality of output terminals connected to each of the element selection terminals provided on the plurality of memory elements. an information processing device that includes an element selection circuit that outputs a signal from one of the output terminals to select one of the plurality of storage elements in accordance with the element selection circuit and the plurality of storage elements; An information processing device comprising: an element control circuit that activates element selection terminals of the plurality of storage elements only when the write strobe signal arrives in response to a control signal. 2) The information processing device according to claim 1, wherein the element control circuit includes a plurality of sets of logic circuits connected to one of the output terminals and receiving the write strobe signal and the control signal. Information processing device. 3) The information processing device according to claim 2, wherein the logic circuit has an OR circuit which receives the write strobe signal and the control signal as input, and an output of one of the output terminals and an output of the OR circuit. An information processing device comprising an AND circuit.
JP26501489A 1989-10-13 1989-10-13 Information processor Pending JPH03127145A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP26501489A JPH03127145A (en) 1989-10-13 1989-10-13 Information processor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP26501489A JPH03127145A (en) 1989-10-13 1989-10-13 Information processor

Publications (1)

Publication Number Publication Date
JPH03127145A true JPH03127145A (en) 1991-05-30

Family

ID=17411384

Family Applications (1)

Application Number Title Priority Date Filing Date
JP26501489A Pending JPH03127145A (en) 1989-10-13 1989-10-13 Information processor

Country Status (1)

Country Link
JP (1) JPH03127145A (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007101146A (en) * 2005-10-07 2007-04-19 Matsushita Electric Ind Co Ltd Duct fan
JP2009276059A (en) * 2009-08-24 2009-11-26 Max Co Ltd Air cleaner

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007101146A (en) * 2005-10-07 2007-04-19 Matsushita Electric Ind Co Ltd Duct fan
JP2009276059A (en) * 2009-08-24 2009-11-26 Max Co Ltd Air cleaner

Similar Documents

Publication Publication Date Title
JPH0472255B2 (en)
JPH05151070A (en) Personal computer
US4570222A (en) Information processor having information correcting function
JPH031699B2 (en)
JPH08221319A (en) Semiconductor memory device
JPH03127145A (en) Information processor
JPS6334795A (en) Semiconductor storage device
JPS58125284A (en) Memory access method
KR950009076B1 (en) Dual port memory and control method
JP2505571B2 (en) Storage device diagnostic method
JP3222647B2 (en) Automatic memory bank switching system
JPH05166391A (en) Memory device
JP2769384B2 (en) Arithmetic control IC and information processing device
JPH02276090A (en) Semiconductor memory integrated circuit
JPS59151371A (en) Semiconductor memory element
JPH02210558A (en) Memory circuit with high speed memory clear
JPS62231290A (en) Memory writing controller
JPS58117068A (en) Processing circuit of picture data
JPS6118992A (en) Display controller
JPS62215292A (en) Display unit
JPH01109460A (en) Data transfer equipment
JPH10116247A (en) Microcomputer
JPH04362595A (en) Semiconductor memory
JPS61118793A (en) Memory integrated circuit
JPH01233515A (en) Information processor