JPH03126266A - Semiconductor nonvolatile memory - Google Patents
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- Non-Volatile Memory (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、フローティングゲート上にコントロールゲー
トが積層された構造のメモリセルを有する半導体不揮発
性メモリに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor nonvolatile memory having a memory cell having a structure in which a control gate is stacked on a floating gate.
本発明は、フローティングゲート上にコントロールゲー
トが積層された構造のメモリセルを有し、フローティン
グゲートとコントロールゲートとがメモリトランジスタ
のチャネル長方向に自己整合的に形成された半導体不揮
発性メモリにおいて、導体膜から成り、かつコントロー
ルゲートとほぼ平行に延在する配線によりソース線が形
成され、配線は、チャネル長方向に連続して形成された
フィールド酸化膜によりコントロールゲートと平行な方
向のメモリセル毎に分離して形成されたソース領域に接
続されている。これによって、半導体不揮発性メモリを
ダブルセルファライン方式で製造する場合の製造歩留ま
りを向上させることができる。The present invention provides a semiconductor nonvolatile memory having a structure in which a control gate is stacked on a floating gate, and in which the floating gate and the control gate are formed in a self-aligned manner in the channel length direction of the memory transistor. A source line is formed by a wiring that is made of a film and extends almost parallel to the control gate, and the wiring is formed for each memory cell in a direction parallel to the control gate by a field oxide film that is continuously formed in the channel length direction. It is connected to a separately formed source region. This makes it possible to improve the manufacturing yield when semiconductor nonvolatile memories are manufactured using the double cell line method.
従来、この種の半導体不揮発性メモリとして、Ｅ Ｐ
ＲＯＭ （Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍ
ｍａｂｌｅ ＲｅａｄＯｎｌｙ Ｍｅｍｏｒｙ）が知ら
れている。近年、このＥＦＲＯＭの高集積化及び書き込
み特性の向上を図るため、その製造方法としては、コン
トロールゲートとフローティングゲートとをメモリトラ
ンジスタのチャネル長方向に自己整合的に形成すること
ができるダブルセルファライン方式と呼ばれる方法が一
般的に用いられている。Conventionally, as this type of semiconductor nonvolatile memory, E P
ROM (Erasable and Program
Mable Read Only Memory) is known. In recent years, in order to increase the integration density and improve the write characteristics of EFROMs, a double-cell line method has been adopted as a manufacturing method in which the control gate and floating gate can be formed in a self-aligned manner in the channel length direction of the memory transistor. A method called ``is commonly used.
第４図はこのダブルセルファライン方式で製造された従
来のＥＦＲＯＭの平面図を示し、第５図は第４図のｖ−
Ｖ線に沿っての断面図である。第４図及び第５図を参照
してダブルセルファライン方式のＥＦＲＯＭの製造方法
の概略を説明すると次の通りである。すなわち、第４図
及び第５図に示すように、まずｐ型シリコン（Ｓｉ）基
板１の表面にフィールド酸化膜１０２を選択的に形成し
て素子間分離を行った後、このフィールド酸化膜１０２
で囲まれた活性領域の表面にゲート絶縁膜１０３を形成
する。次に、例えばリン（Ｐ）のような不純物がドープ
された一層目の多結晶Ｓｉ膜を全面に形成した後、この
多結晶Ｓｔ脱膜上後述のフローティングゲートＦＧ’の
チャネル幅Ｗ方向の幅に等しい幅のレジストパターン１
０４をリソグラフィーにより形成する。次に、このレジ
ストパターン１０４をマスクとして一層目の多結晶Ｓｉ
膜をエツチングする。次に、このエツチングによりパタ
ーンニングされた一層目の多結晶Ｓｔ脱膜上層間絶縁膜
（カップリング絶縁膜）を形成する。次に、例えばＰの
ような不純物がドープされた二層目の多結晶Ｓｉ膜を全
面に形成した後、この多結晶Ｓｔ脱膜上後述のコントロ
ールゲートＣＧ′の形状に対応した形状のレジストパタ
ーン（図示せず）をリソグラフィーにより形成する。次
に、このレジストパターンをマスクとして例えば反応性
イオンエツチング（ＲＩ Ｅ）法によりこの二層目の多
結晶Ｓｉ膜、眉間絶縁膜及び−層目の多結晶Ｓｉ膜を基
板表面と垂直方向に順次エツチングする。これによって
、二層目の多結晶Ｓｉ膜から成るコントロールゲートＣ
Ｇ’と一層目の多結晶Ｓｉ膜から成るフローティングゲ
ートＦＧ”とがチャネル長し方向に自己整合的に形成さ
れる。次に、レジストパターンを除去した後、コントロ
ールゲートＣＧ’の上面及び側面並びにフローティング
ゲートＦＧ′の側面に５ｉＯ１膜のような絶縁膜（図示
せず）を形成する。次に、これらのコントロールゲー）
ＣＧ’及びフローティングゲートＦＧ”をマスクとして
ｐ型Ｓｉ基板１０１中に例えばヒ素（Ａｓ）のようなｎ
型不純物をイオン注入する。これによって、例えばｎ゛
型のソース領域１０５及びドレイン領域１０６がこれら
のコントロールゲートｃｃ’及びフローティングゲー）
ＦＣ”に対して自己整合的に形成される。ここで、ソー
ス領域１０５はソース線を兼用している。Ｃはピッ１１
（図示せず）をドレイン領域１０６にコンタクトさせる
ためのコンタクトホールを示す。FIG. 4 shows a plan view of a conventional EFROM manufactured using this double self-line method, and FIG.
It is a sectional view along the V line. Referring to FIGS. 4 and 5, a method for manufacturing a double self-aligned EFROM will be outlined as follows. That is, as shown in FIGS. 4 and 5, first, a field oxide film 102 is selectively formed on the surface of a p-type silicon (Si) substrate 1 to isolate devices, and then this field oxide film 102 is
A gate insulating film 103 is formed on the surface of the active region surrounded by. Next, after forming a first layer of polycrystalline Si film doped with an impurity such as phosphorus (P) on the entire surface, the width in the channel width W direction of the floating gate FG', which will be described later, is resist pattern 1 with a width equal to
04 is formed by lithography. Next, using this resist pattern 104 as a mask, the first layer of polycrystalline Si is
Etch the membrane. Next, an upper interlayer insulating film (coupling insulating film) is formed by removing the first layer of polycrystalline St, which is patterned by this etching. Next, after forming a second layer of polycrystalline Si film doped with an impurity such as P on the entire surface, a resist pattern having a shape corresponding to the shape of the control gate CG′ described later is formed on the removed polycrystalline St film. (not shown) is formed by lithography. Next, using this resist pattern as a mask, the second layer polycrystalline Si film, the glabellar insulating film, and the -th layer polycrystalline Si film are sequentially etched in the direction perpendicular to the substrate surface by, for example, reactive ion etching (RIE). Etching. As a result, the control gate C made of the second layer of polycrystalline Si film
G' and a floating gate FG'' made of the first polycrystalline Si film are formed in a self-aligned manner in the channel length direction.Next, after removing the resist pattern, the upper and side surfaces of the control gate CG' An insulating film (not shown) such as a 5iO1 film is formed on the side surface of the floating gate FG'.Next, these control gates)
Using CG' and floating gate FG'' as a mask, an n such as arsenic (As) is injected into the p-type Si substrate 101.
Ion implantation of type impurities. As a result, for example, the n-type source region 105 and drain region 106 are connected to the control gate cc' and the floating gate).
FC" in a self-aligned manner. Here, the source region 105 also serves as a source line.
A contact hole (not shown) for contacting the drain region 106 is shown.
上述の従来のダブルセルファライン方式のＥＦＲＯＭの
製造方法においては、−層目の多結晶Ｓｉ膜を形成した
後、第４図に示すレジストパターン１０４をマスクとし
てこの一層目の多結晶Ｓｉ膜をエツチングすることによ
りフローティングゲートＦＣ’のチャネル幅Ｗ方向の幅
をあらかじめ決定しておくことはすでに述べた通りであ
るが、この−層目の多結晶Ｓｉ膜がエツチング除去され
た部分には薄いゲート絶縁膜１０３が露出する。この露
出したゲート絶縁膜１０３は、−層目の多結晶Ｓｉ膜上
に形成された眉間絶縁膜（カップリング絶縁膜）のエツ
チング時に同時にエツチング除去されてしまうため、こ
の部分にｐ型Ｓｔ基板１０１が露出し、次に行われる一
層目の多結晶Ｓｉ膜のエツチング時にこの部分のｐ型Ｓ
ｔ基板１０１がエツチングされてしまう（第４図におい
て、このｐ型Ｓｉ基板１０１がエツチングされた領域に
斜線を施す）。In the conventional double self-line type EFROM manufacturing method described above, after forming the -th layer polycrystalline Si film, this first layer polycrystalline Si film is etched using the resist pattern 104 shown in FIG. 4 as a mask. As already mentioned, the width of the floating gate FC' in the channel width W direction is determined in advance by etching the floating gate FC'. Membrane 103 is exposed. This exposed gate insulating film 103 is removed by etching at the same time as the glabellar insulating film (coupling insulating film) formed on the -th layer polycrystalline Si film. is exposed, and during the subsequent etching of the first layer of polycrystalline Si film, p-type S in this area is exposed.
The t-substrate 101 is etched (in FIG. 4, the area where the p-type Si substrate 101 is etched is shaded).
この結果、第５図に示すように、ｐ型Ｓｉ基板１０１の
表面に段差が形成される。このため、ＥＰＲＯＭの高集
積化に伴いソース領域１０５及びドレイン領域１０６の
接合深さが小さくなると、ソース線でもあるソース領域
１０５が第５図に示すように段差部で断線してしまい、
あるいは断線には至らない場合でもソース線の抵抗が著
しく高くなって書き込み特性の劣化などを生じてしまい
、これがＥＰＲＯＭの製造歩留まりを低下させる一つの
要因であった。As a result, a step is formed on the surface of the p-type Si substrate 101, as shown in FIG. For this reason, as the junction depth of the source region 105 and drain region 106 becomes smaller as EPROMs become more highly integrated, the source region 105, which is also a source line, will break at the stepped portion as shown in FIG.
Alternatively, even if disconnection does not occur, the resistance of the source line becomes extremely high, resulting in deterioration of write characteristics, and this is one of the factors that lowers the manufacturing yield of EPROMs.
従って本発明の目的は、半導体不揮発性メモリをダブル
セルファライン方式で製造する場合の製造歩留まりを向
上させることができる半導体不揮発性メモリを提供する
ことにある。SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a semiconductor nonvolatile memory that can improve the manufacturing yield when manufacturing the semiconductor nonvolatile memory using the double-cell line method.
〔課題を解決するための手段］
上記目的を達成するたぬに、本発明は、フローティング
ゲート（ＦＣ）上にコントロールゲート（ＣＣ）が積層
された構造のメモリセルを有し、７０−フインクケート
（ＦＣ）とコントロールゲート（ＣＧ）とがメモリトラ
ンジスタのチャネル長（Ｌ）方向に自己整合的に形成さ
れた半導体不揮発性メモリにおいて、導体膜から成り、
かつコントロールゲート（ＣＧ）とほぼ平行に延在する
配線（９）によりソース線が形成され、配線（９）は、
チャネル長（Ｌ）方向に連続して形成されたフィールド
酸化膜（２）によりコントロールゲート（ＣＧ）と平行
な方向のメモリセル毎に分離して形成されたソース領域
（６）に接続されている。[Means for Solving the Problems] In order to achieve the above object, the present invention has a memory cell having a structure in which a control gate (CC) is stacked on a floating gate (FC), and a 70-fin gate ( In a semiconductor nonvolatile memory in which a control gate (CG) and a control gate (CG) are formed in a self-aligned manner in the channel length (L) direction of a memory transistor,
A source line is formed by the wiring (9) extending almost parallel to the control gate (CG), and the wiring (9) is
A field oxide film (2) formed continuously in the channel length (L) direction is connected to a source region (6) formed separately for each memory cell in a direction parallel to the control gate (CG). .
配線（９）形成用の導体膜としては、不純物がドープさ
れた多結晶Ｓｉ膜や、この多結晶Ｓｉ膜上に高融点金属
シリサイド膜を形成したポリサイド膜などを用いること
ができる。As the conductor film for forming the wiring (9), a polycrystalline Si film doped with impurities, a polycide film in which a refractory metal silicide film is formed on the polycrystalline Si film, or the like can be used.
上述のように構成された本発明の半導体不揮発性メモリ
によれば、ダブルセルファライン方式によりコントロー
ルゲート（ＣＧ）及びフローティングゲート（ＦＣ）を
形成する場合、フローティングゲート（ＦＣ）のチャネ
ル幅（Ｗ）方向の幅をあらかじめ決定しておくためにこ
のフローティングゲート（ＦＣ）形成用の導体膜をエツ
チングした時にこの導体膜がエツチング除去された部分
には厚いフィールド酸化膜（２）が存在する。このため
、この導体膜上に形成される眉間絶縁膜（カップリング
絶縁膜）をエツチングした時に、この部分に半導体基板
（１）が露出することはなくなる。従って、次に行われ
るこの導体膜のエツチング時に半導体基板（１）がエツ
チングされるおそれがなくなるので、ソース領域（６）
及びドレイン領域（７）の接合深さが小さい場合におい
てもソース線の断線や抵抗の上昇を防止することができ
る。これによって、半導体不揮発性メモリをダブルセル
ファライン方式で製造する場合の製造歩留まりを向上さ
せることができる。また、ソース線を構成する配線（９
）を低抵抗の導体膜により形成することにより、従来の
ようにソース線を拡散層により形成した場合に比べてソ
ース線を低抵抗化することができる。従って、このソー
ス線に沿っての電圧降下を小さくすることができるので
、書き込み特性を向上させることができる。According to the semiconductor nonvolatile memory of the present invention configured as described above, when the control gate (CG) and the floating gate (FC) are formed by the double self-line method, the channel width (W) of the floating gate (FC) When the conductor film for forming the floating gate (FC) is etched to predetermine the width in the direction, a thick field oxide film (2) exists in the portion where the conductor film is etched away. Therefore, when the glabellar insulating film (coupling insulating film) formed on this conductor film is etched, the semiconductor substrate (1) will not be exposed in this part. Therefore, there is no risk that the semiconductor substrate (1) will be etched during the next etching of the conductor film, so the source region (6)
Even when the junction depth of the drain region (7) is small, disconnection of the source line and increase in resistance can be prevented. This makes it possible to improve the manufacturing yield when semiconductor nonvolatile memories are manufactured using the double cell line method. In addition, the wiring (9) constituting the source line
) is formed of a low-resistance conductor film, the resistance of the source line can be lowered compared to the conventional case where the source line is formed of a diffusion layer. Therefore, since the voltage drop along this source line can be reduced, writing characteristics can be improved.
以下、本発明の一実施例について図面を参照しながら説
明する。この実施例は、本発明をダブルセルファライン
方式のＥＦＲＯＭに適用した実施例である。An embodiment of the present invention will be described below with reference to the drawings. This embodiment is an embodiment in which the present invention is applied to a double self-line type EFROM.
第１図は本発明の一実施例によるＥＰＲＯＭを示す平面
図であり、第２図及び第３図はそれぞれ第１図の■−■
線及び■−■線に沿っての断面図である。FIG. 1 is a plan view showing an EPROM according to an embodiment of the present invention, and FIGS. 2 and 3 are respectively shown in FIG.
It is a sectional view along the line and the line ■-■.
第１図、第２図及び第３図に示すように、この実施例に
よるＥＰＲＯＭにおいては、例えばｐ型Ｓｉ基板１の表
面に例えばＳｉＯ２膜のようなフィールド酸化膜２が選
択的に形成され、これによって素子間分離が行われてい
る。ここで、このフィールド酸化膜２は、後述のメモリ
トランジスタのチャネル長し方向に連続して形成されて
いる。このフィールド酸化膜２で囲まれた活性領域の表
面には、例えばＳｉ０ｇ膜のようなゲート絶縁膜３が形
成されている。ＦＣはフローティングゲートを示す。こ
のフローティングゲー１−ＦＣは、例えばＰのような不
純物がドープされた多結晶Ｓｉ膜から成る。符号４は例
えばＳｉ０ｇ膜のような眉間絶縁膜（カップリング絶縁
膜）を示す。そして、この層間絶縁膜４を介してフロー
テイングゲー）ＦＧ上にコントロールゲートＣＧが形成
されている。このコントロールゲー）ＣＧはワード線で
もある。As shown in FIGS. 1, 2, and 3, in the EPROM according to this embodiment, a field oxide film 2, such as a SiO2 film, is selectively formed on the surface of a p-type Si substrate 1, for example. This provides isolation between elements. Here, this field oxide film 2 is formed continuously in the channel length direction of the memory transistor, which will be described later. A gate insulating film 3 such as a Si0g film is formed on the surface of the active region surrounded by the field oxide film 2. FC indicates a floating gate. This floating gate 1-FC is made of a polycrystalline Si film doped with an impurity such as P, for example. Reference numeral 4 indicates a glabellar insulating film (coupling insulating film) such as a Si0g film. A control gate CG is formed on the floating gate FG via this interlayer insulating film 4. This control game) CG is also a word line.
このコントロールゲートＣＧとフローティングゲートＦ
Ｇとは、チャネル長し方向に自己整合的に形成されてい
る。このコントロールゲートＣＧは、例えばＰのような
ｎ型不純物がドープされた多結晶Ｓｔ膜や、この多結晶
Ｓｉ膜上に例えばタングステンシリサイド（ＷＳｉｇ
）膜のような高融点金属シリサイド膜を形成したポリサ
イド膜により形成することができる。また、コントロー
ルゲー）ＣＧの上面及び側面並びにフローティングゲー
トＦＣの側面には、例えばＳｔＯ□膜のような絶縁膜５
が形成されている。This control gate CG and floating gate F
G is formed in a self-aligned manner in the channel length direction. This control gate CG is made of a polycrystalline St film doped with an n-type impurity such as P, or a tungsten silicide (WSig) film on this polycrystalline Si film.
) can be formed using a polycide film formed with a high melting point metal silicide film such as a film. Further, an insulating film 5 such as a StO
is formed.
一方、ｐ型Ｓｔ基板１中には、例えばｎ′″型のソース
領域６及びドレイン領域７がフローティングゲートＦＣ
及びコントロールゲートＣＧに対して自己整合的に形成
されている。そして、これらのフローティングゲー）Ｆ
Ｇ、コントロールゲートＣＧ、ソース領域６及びドレイ
ン領域７によりメモリトランジスタが形成されている。On the other hand, in the p-type St substrate 1, for example, an n''' type source region 6 and drain region 7 are connected to a floating gate FC.
and control gate CG in a self-aligned manner. And these floating games)F
A memory transistor is formed by G, a control gate CG, a source region 6, and a drain region 7.
この実施例においては、後述の同一のビット線１１に接
続されている各メモリトランジスタのソース領域６は、
このビット線１１に隣接するビット線に接続されている
各メモリトランジスタのソース領域６とフィールド酸化
膜２により分離されている。In this embodiment, the source region 6 of each memory transistor connected to the same bit line 11, which will be described later, is
The source region 6 of each memory transistor connected to the bit line adjacent to this bit line 11 is separated by the field oxide film 2.
符号８は眉間絶縁膜を示す。また、符号９はソース領域
６に電源電圧ＶＳＳを供給するためのソース線を示す。Reference numeral 8 indicates an insulating film between the eyebrows. Further, reference numeral 9 indicates a source line for supplying power supply voltage VSS to the source region 6.
このソース線９は、例えばＰのような不純物がドープさ
れた三層目の多結晶Ｓｉ膜やポリサイド膜などから成る
。ここで、このソース線９は、互いに隣接する二つのコ
ントロールゲートＣＧの間の領域上をこのコントロール
ゲー）ＣＧに平行に延在している。そして、このソース
線９は、層間絶縁膜８及びゲート絶縁膜３に形成された
コンタクトホールＣ１を通じて各メモリセルのソース領
域６にコンタクトしている。ここで、このコンタクトホ
ールＣＩは、互いに隣接する二つのコントロールゲート
ＣＧの間の領域に形成されており、かつメモリトランジ
スタのチャネル長し方向の隣接する二つのメモリトラン
ジスタ間で共有されている。This source line 9 is made of a third layer polycrystalline Si film or polycide film doped with an impurity such as P, for example. Here, the source line 9 extends parallel to the control gates CG over a region between two adjacent control gates CG. The source line 9 is in contact with the source region 6 of each memory cell through a contact hole C1 formed in the interlayer insulating film 8 and the gate insulating film 3. Here, this contact hole CI is formed in a region between two mutually adjacent control gates CG, and is shared between two adjacent memory transistors in the channel length direction of the memory transistors.
符号１０は層間ｔ＠緑膜を示す。また、符号１１はチャ
ネル長り方向に延在するビット線を示す。Reference numeral 10 indicates the interlaminar t@green membrane. Further, reference numeral 11 indicates a bit line extending in the channel length direction.
このビット線１１は、例えばアルミニウム（ＡＩ）膜な
どから成る。このビット線１１は、層間絶縁膜１０，８
及びゲート絶縁膜３に形成されたコンタクトホールＣ！
を通じてドレイン領域７にコンタクトしている。This bit line 11 is made of, for example, an aluminum (AI) film. This bit line 11 is connected to interlayer insulating films 10 and 8.
and a contact hole C formed in the gate insulating film 3!
It is in contact with the drain region 7 through.
次に、上述のように構成されたこの実施例によるＥＦＲ
ＯＭの製造方法について説明する。Next, the EFR according to this embodiment configured as described above
A method for manufacturing OM will be explained.
第１図、第２図及び第３図に示すように、まずｐ型Ｓｉ
基板１の表面を選択的に熱酸化することによりフィール
ド酸化膜２を形成して素子間分離を行った後、このフィ
ールド酸化膜２で囲まれた活性領域の表面に例えば熱酸
化法により５ｉＯ１膜のようなゲート絶縁膜３を形成す
る。次に、例えばＣＶＤ法により全面に多結晶Ｓｉ膜を
形成し、この多結晶Ｓｉ膜に例えばＰのような不純物を
ドープして低抵抗化した後、この多結晶Ｓｉ膜上に第１
図に示すような形状のレジストパターン１２をリソグラ
フィーにより形成し、このレジストパターン１２をマス
クとしてこの多結晶Ｓｔ膜をエツチングすることにより
フローティングゲートＦＧのチャネル幅Ｗ方向の幅をあ
らかじめ決定しておく。次に、このエツチングによりパ
ターンニングされた一層目の多結晶Ｓｉ膜上に例えば熱
酸化法によりＳｉＯ□膜のような眉間絶縁膜４を形成す
る。次に、例えばＣＶＤ法により全面に二層目の多結晶
Ｓｉ膜を形成した後、この多結晶Ｓｔ膜に例えばＰのよ
うな不純物をドープして低抵抗化する。次に、この二層
目の多結晶Ｓｉ膜上にコントロールゲートＣＧの形状に
対応した形状のレジストパターン（図示せず）をリソグ
ラフィーにより形成し、このレジストパターンをマスク
として例えばＲＩＥ法によりこの二層目の多結晶Ｓｉ膜
、眉間絶縁膜４及び−層目の多結晶Ｓｉ膜を基板表面と
垂直方向に順次エツチングする。これによって、二層目
の多結晶Ｓｔ膜から成るコントロールゲートＣＧと一層
目の多結晶Ｓｉ膜から成るフローティングゲートＦＧと
がチャネル長し方向に自己整合的に形成される。As shown in FIGS. 1, 2, and 3, first, p-type Si
After selectively thermally oxidizing the surface of the substrate 1 to form a field oxide film 2 to provide isolation between elements, a 5iO1 film is formed on the surface of the active region surrounded by the field oxide film 2 by thermal oxidation, for example. A gate insulating film 3 is formed as shown in FIG. Next, a polycrystalline Si film is formed on the entire surface by, for example, the CVD method, and this polycrystalline Si film is doped with an impurity such as P to lower the resistance.
A resist pattern 12 having a shape as shown in the figure is formed by lithography, and the width of the floating gate FG in the channel width W direction is determined in advance by etching the polycrystalline St film using the resist pattern 12 as a mask. Next, on the first polycrystalline Si film patterned by this etching, a glabellar insulating film 4 such as a SiO□ film is formed by, for example, thermal oxidation. Next, after a second polycrystalline Si film is formed on the entire surface by, for example, the CVD method, this polycrystalline St film is doped with an impurity such as P to lower its resistance. Next, a resist pattern (not shown) having a shape corresponding to the shape of the control gate CG is formed on this second layer polycrystalline Si film by lithography, and using this resist pattern as a mask, for example, the RIE method is used to form the second layer of the polycrystalline Si film. The eye polycrystalline Si film, the glabella insulating film 4, and the -th layer polycrystalline Si film are sequentially etched in a direction perpendicular to the substrate surface. As a result, the control gate CG made of the second layer of polycrystalline St film and the floating gate FG made of the first layer of polycrystalline Si film are formed in a self-aligned manner in the channel length direction.
次に、例えば熱酸化法により、コントロールゲ−１−Ｃ
Ｇの上面及び側面並びにフローティングゲ−）ＦＧの側
面にＳｉＯ□膜のような絶縁膜５を形成する。次に、こ
れらのコントロールゲートＣＧ及びフローティングゲー
トＦＧをマスクとしてｐ型Ｓｉ基板１中に例えばＡｓの
ようなｎ型不純物をイオン注入する。これによって、例
えばｎ゛型のソース領域６及びドレイン領域７がコント
ロールゲートＣＧ及びフローティングゲー）ＦＣに対し
て自己整合的に形成される。次に、全面に眉間絶縁膜８
を形成した後、この眉間絶縁膜８及びゲート絶縁膜３の
所定部分をエツチング除去してコンタクトホールＣ８を
形成する。次に、ソース線９を例えばポリサイド膜によ
り形成する場合には、ＣＶＤ法により全面に三層目の多
結晶Ｓｔ膜を形成し、この多結晶Ｓｉ膜に例えばＰのよ
うな不純物をドープして低抵抗化した後、さらにこの多
結晶Ｓｉ膜上にスパッタ法などにより例えばＷ Ｓ ｉ
を膜を形成し、これらのＷ Ｓ ｉ ｚ膜及び三層目
の多結晶Ｓｉ膜をエツチングにより所定形状にパターン
ニングしてソース線９を形成する。ソース線９を三層目
の多結晶Ｓｔ膜により形成する場合には、この三層目の
多結晶Ｓｉ膜をパターンニングすることによりソース線
９を形成する。この場合、このソース線９のソース領域
６に対するコンタクト部は、コンタクトホールＣ８にお
けるフィールド酸化膜２の端部によって規定されている
。すなわち、ソース線９のソース領域６に対するコンタ
クトは、いわゆるＳＡＣ（Ｓｅｌｆ−ａｌｉｇｎｅｄ
Ｃｏｎｔａｃｔ）方式となっている。Next, control game 1-C is heated, for example, by thermal oxidation method.
An insulating film 5 such as a SiO□ film is formed on the upper surface and side surfaces of the floating gate (G) and the side surfaces of the floating gate (FG). Next, using the control gate CG and floating gate FG as masks, an n-type impurity such as As is ion-implanted into the p-type Si substrate 1. As a result, for example, an n-type source region 6 and drain region 7 are formed in a self-aligned manner with respect to the control gate CG and floating gate FC. Next, the glabella insulating film 8 is applied to the entire surface.
After forming, predetermined portions of the glabella insulating film 8 and the gate insulating film 3 are removed by etching to form a contact hole C8. Next, when forming the source line 9 using a polycide film, for example, a third layer of polycrystalline St film is formed on the entire surface by CVD, and this polycrystalline Si film is doped with an impurity such as P. After reducing the resistance, for example, W Si
These W S i z films and the third layer polycrystalline Si film are patterned into a predetermined shape by etching to form source lines 9 . When the source line 9 is formed from a third layer of polycrystalline St film, the source line 9 is formed by patterning this third layer of polycrystalline Si film. In this case, the contact portion of source line 9 to source region 6 is defined by the end of field oxide film 2 in contact hole C8. That is, the contact of the source line 9 to the source region 6 is a so-called SAC (Self-aligned contact).
(Contact) method.
次に、全面に眉間絶縁膜１０を形成した後、この眉間絶
縁膜１０、眉間絶縁１１１８及びゲート絶縁膜３の所定
部分をエツチング除去してコンタクトホールＣ２を形成
する。次に、例えばスパッタ法などにより全面にＡＩ膜
を形成した後、このＡＩ膜をエツチングにより所定形状
にパターンニングしてビット線１１を形成し、これによ
って第１図、第２図及び第３図に示すように目的とする
ＥＰＲＯＭを完成させる。Next, after forming the glabellar insulating film 10 on the entire surface, predetermined portions of the glabellar insulating film 10, the glabellar insulating film 1118, and the gate insulating film 3 are removed by etching to form a contact hole C2. Next, after forming an AI film on the entire surface by, for example, a sputtering method, this AI film is patterned into a predetermined shape by etching to form a bit line 11. The target EPROM is completed as shown in the figure.
以上のように、この実施例によれば、フィールド酸化膜
２がメモリトランジスタのチャネル長り方向に連続的し
て形成されているので、レジストパターン１２をマスク
として一層目の多結晶Ｓｔ膜をエツチングした時にこの
多結晶Ｓｔ膜がエツチング除去された部分には厚いフィ
ールド酸化膜２が存在する。このため、この−層目の多
結晶Ｓｉ膜上に形成された眉間絶縁膜４のエツチング時
にｐ型Ｓｔ基板１が露出することがなくなり、従って次
に行われるこの一層目の多結晶Ｓｔ膜のエツチング時に
このｐ型Ｓｉ基板１がエツチングされるおそれはなくな
る。これによって、ソース領域６及びドレイン領域７の
接合深さが小さい場合においても、ソース線を拡散層に
より形成したすでに述べた従来のＥＦＲＯＭにおけるよ
うにＳｉ基板がエツチングされることによりソース線の
断線が生じるおそれは全くなくなる。このため、ＥＦＲ
ＯＭをダブルセルファライン方式で製造する場合の製造
歩留まりを向上させることができる。しかも、拡散層に
比べて低抵抗のポリサイド膜によりソース線９を形成す
ることにより、書き込み時のソース線９に沿っての電圧
降下は小さくなり、これによって書き込み特性を向上さ
せることもできる。As described above, according to this embodiment, since the field oxide film 2 is formed continuously in the channel length direction of the memory transistor, the first polycrystalline St film is etched using the resist pattern 12 as a mask. At this time, a thick field oxide film 2 is present in the portion where the polycrystalline St film is etched away. For this reason, the p-type St substrate 1 is not exposed during etching of the glabella insulating film 4 formed on this -th layer of polycrystalline Si film, and therefore, the p-type St substrate 1 is not exposed when etching the glabellar insulating film 4 formed on this -th layer of polycrystalline Si film. There is no fear that this p-type Si substrate 1 will be etched during etching. As a result, even if the junction depth between the source region 6 and the drain region 7 is small, disconnection of the source line can be prevented by etching the Si substrate, as in the previously mentioned conventional EFROM in which the source line is formed by a diffusion layer. There is no possibility that this will occur. For this reason, EFR
It is possible to improve the manufacturing yield when manufacturing OM using a double-self line method. Moreover, by forming the source line 9 with a polycide film having a lower resistance than the diffusion layer, the voltage drop along the source line 9 during writing becomes smaller, thereby improving the writing characteristics.
以上、本発明の実施例につき具体的に説明したが、本発
明は、上述の実施例に限定されるものではなく、本発明
の技術的思想に基づく各種の変形が可能である。Although the embodiments of the present invention have been specifically described above, the present invention is not limited to the above-described embodiments, and various modifications can be made based on the technical idea of the present invention.
例えば、上述の実施例において、ソース線９に平行に、
上層ＡＩ配線を形成し、このＡＩ配線を所定ビット毎に
ソース線９にコンタクトさせることにより、すなわちソ
ース線９をＡＩ配線で裏打ちすることにより、このソー
ス線９をより低抵抗化することが可能である。For example, in the embodiment described above, parallel to the source line 9,
By forming an upper layer AI wiring and bringing this AI wiring into contact with the source line 9 for each predetermined bit, that is, by lining the source line 9 with the AI wiring, it is possible to lower the resistance of the source line 9. It is.
本発明は、以上述べたように構成されているので、半導
体不揮発性メモリをダブルセルファライン方式で製造す
る場合の製造歩留まりを向上させることができる。Since the present invention is configured as described above, it is possible to improve the manufacturing yield when semiconductor nonvolatile memories are manufactured using the double-self line method.
第１図は本発明の一実施例によるＥＦＲＯＭを示す平面
図、第２図は第１図の■−■線に沿っての断面図、第３
図は第１図の■−■線に沿っての断面図、第４図はダブ
ルセルアライン方式で製造された従来のＥＰＲＯＭを示
す平面図、第５図は第４図のＶ−Ｖ線に沿っての断面図
である。
図面における主要な符号の説明
１：ｐ型Ｓｉ基板、 ２：フィールド酸化膜、３：ゲー
ト絶縁膜、 ６：ソース領域、 ７：ドレイン領［、９
：ソース線、 １１：ビット線、１２ニレジストパタ
ーン、 ＦＧ：フローティングゲート、 ＣＧ：コン
トロールゲート、 ＣＩ。
Ｃ２：コンタクトホール。FIG. 1 is a plan view showing an EFROM according to an embodiment of the present invention, FIG. 2 is a sectional view taken along the line ■-■ in FIG. 1, and FIG.
The figure is a cross-sectional view taken along the line ■-■ in Figure 1, Figure 4 is a plan view showing a conventional EPROM manufactured using the double cell alignment method, and Figure 5 is a cross-sectional view taken along the line V-V in Figure 4. FIG. Explanation of main symbols in the drawings 1: p-type Si substrate, 2: field oxide film, 3: gate insulating film, 6: source region, 7: drain region [, 9
: Source line, 11: Bit line, 12 resist pattern, FG: Floating gate, CG: Control gate, CI. C2: Contact hole.
Claims (1)
れた構造のメモリセルを有し、上記フローティングゲー
トと上記コントロールゲートとがメモリトランジスタの
チャネル長方向に自己整合的に形成された半導体不揮発
性メモリにおいて、導体膜から成り、かつ上記コントロ
ールゲートとほぼ平行に延在する配線によりソース線が
形成され、 上記配線は、上記チャネル長方向に連続して形成された
フィールド酸化膜により上記コントロールゲートと平行
な方向の上記メモリセル毎に分離して形成されたソース
領域に接続されていることを特徴とする半導体不揮発性
メモリ。[Claims] A nonvolatile semiconductor device having a memory cell having a structure in which a control gate is stacked on a floating gate, the floating gate and the control gate being formed in a self-aligned manner in the channel length direction of the memory transistor. In the memory, a source line is formed by a wiring made of a conductive film and extending approximately parallel to the control gate, and the wiring is connected to the control gate by a field oxide film continuously formed in the channel length direction. A semiconductor nonvolatile memory characterized in that the semiconductor nonvolatile memory is connected to source regions formed separately for each of the memory cells in parallel directions.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1265506A JPH03126266A (en) | 1989-10-12 | 1989-10-12 | Semiconductor nonvolatile memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1265506A JPH03126266A (en) | 1989-10-12 | 1989-10-12 | Semiconductor nonvolatile memory |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03126266A true JPH03126266A (en) | 1991-05-29 |
Family
ID=17418113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1265506A Pending JPH03126266A (en) | 1989-10-12 | 1989-10-12 | Semiconductor nonvolatile memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03126266A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6114767A (en) * | 1997-07-31 | 2000-09-05 | Nec Corporation | EEPROM semiconductor device and method of fabricating the same |
| JP2005057296A (en) * | 2003-08-07 | 2005-03-03 | Samsung Electronics Co Ltd | Split gate type nonvolatile semiconductor memory device with double floating gate structure, and method of fabricating the same |
| JP2008021765A (en) * | 2006-07-12 | 2008-01-31 | Renesas Technology Corp | Semiconductor device, and its manufacturing method |
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| JP2013503489A (en) * | 2009-08-26 | 2013-01-31 | クアルコム，インコーポレイテッド | System and method for manufacturing magnetic random access memory |
-
1989
- 1989-10-12 JP JP1265506A patent/JPH03126266A/en active Pending
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| JP2014170964A (en) * | 2009-08-26 | 2014-09-18 | Qualcomm Inc | System and method to manufacture magnetic random access memory |
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