JPH03120857A - 電子部品塔載装置 - Google Patents
電子部品塔載装置Info
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- JPH03120857A JPH03120857A JP1259675A JP25967589A JPH03120857A JP H03120857 A JPH03120857 A JP H03120857A JP 1259675 A JP1259675 A JP 1259675A JP 25967589 A JP25967589 A JP 25967589A JP H03120857 A JPH03120857 A JP H03120857A
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Links
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- H05K3/202—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using self-supporting metal foil pattern
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- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
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Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Structure Of Printed Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、電子部品搭載装置に関し、特に実装密度が高
く、電気特性、放熱性が良好な電子部品搭載装置に関す
るものである。
く、電気特性、放熱性が良好な電子部品搭載装置に関す
るものである。
(従来の技術)
近年、電子部品の高機能化は著しく、これを実現してい
る方法として次の2つの高密度実装があげられている。
る方法として次の2つの高密度実装があげられている。
1つは電子部品を小形化し、入出力端子のり一ドピッチ
も狭くすることで平面上に最大限数多くの電子部品を搭
載することであり、他の1つは基板厚み方向に積層して
ゆき、単位体積当りの実装密度を上げようとするもので
ある。
も狭くすることで平面上に最大限数多くの電子部品を搭
載することであり、他の1つは基板厚み方向に積層して
ゆき、単位体積当りの実装密度を上げようとするもので
ある。
前者は「表面実装技術」と言われるチップ部品や面付半
導体パッケージによって実現されているが、後者は、未
だ効率的な方法は実用化されていない。
導体パッケージによって実現されているが、後者は、未
だ効率的な方法は実用化されていない。
その中でいくつかの提案がされている。例えば、198
9年度版、電子技術3月別冊「最新プリント配線板の高
機能化技法」のP81〜P87において、リード付のプ
リント配線基板として、ビン立された部品搭載済基板を
Z軸方向に積み重ねてゆくビン挿入タイプと、rPAc
KTHOLJか紹介されている。
9年度版、電子技術3月別冊「最新プリント配線板の高
機能化技法」のP81〜P87において、リード付のプ
リント配線基板として、ビン立された部品搭載済基板を
Z軸方向に積み重ねてゆくビン挿入タイプと、rPAc
KTHOLJか紹介されている。
ピン立基板とは、プリント配線板にピン立てしたちので
あり第5図に実装したその断面図を示す。
あり第5図に実装したその断面図を示す。
これは、Z軸方向の接続に自由度を持たせたものであり
、従来の、基板端部よりFクリップを付けたり、エツジ
コネクターに挿入する方法に比べ、ピギーバックのよう
な積み上げを大規模回路で可能にしている。
、従来の、基板端部よりFクリップを付けたり、エツジ
コネクターに挿入する方法に比べ、ピギーバックのよう
な積み上げを大規模回路で可能にしている。
一方、rPAcKTHOLJとは配線基板にリードフレ
ーム層を挿入し、従来のプリント配線板では一般的なス
ルーホールによってリード部とを接続した配線基板であ
り、第6図に実装したその断面図を示す。リードフレー
ムが挿入されていることでクリップリードでは不可能な
4面付のクワッドリードで0.5mmピッチのファイン
アウターリードの形成を可能にしている。さらに、この
従来プリント配線では、物理的強度の必要から、クリッ
プリードと基板との接続部のクリップエリアをなくし、
メタルコアー基板としての側面もあり、放熱性も向上さ
れている。
ーム層を挿入し、従来のプリント配線板では一般的なス
ルーホールによってリード部とを接続した配線基板であ
り、第6図に実装したその断面図を示す。リードフレー
ムが挿入されていることでクリップリードでは不可能な
4面付のクワッドリードで0.5mmピッチのファイン
アウターリードの形成を可能にしている。さらに、この
従来プリント配線では、物理的強度の必要から、クリッ
プリードと基板との接続部のクリップエリアをなくし、
メタルコアー基板としての側面もあり、放熱性も向上さ
れている。
(発明が解決しようとする問題点)
ところが、以上のような基本構成を採ると、各々におい
て次のような問題が発生する。
て次のような問題が発生する。
ピン立基板においては、入出力端子の位置の自由度は高
いものの、Z軸方向での実装効率はピンを使用して挿入
することと搭載素子の封止の必要からも、数ミリ−セン
チオーダーの高さギツプが必要であり、XY力方向サブ
ミリオーダーに比べ悪い。又2.54mmのグリッドで
ビン配置されており、単位面積あたりの入出力端子密度
が低い問題があった。
いものの、Z軸方向での実装効率はピンを使用して挿入
することと搭載素子の封止の必要からも、数ミリ−セン
チオーダーの高さギツプが必要であり、XY力方向サブ
ミリオーダーに比べ悪い。又2.54mmのグリッドで
ビン配置されており、単位面積あたりの入出力端子密度
が低い問題があった。
さらに、PACKTHOL基板においても、入出力端子
密度は高いものの、Z軸方向においてはビン立基板と同
様の理由から、実装密度を高く確保することは難しかっ
た。
密度は高いものの、Z軸方向においてはビン立基板と同
様の理由から、実装密度を高く確保することは難しかっ
た。
以上の問題を解決すべく、本発明者等が鋭意研究してき
た結果、回路基板にリードフレームを挿入し、リードと
回路基板の配線をスルーホールで接続する基板において
、リードの厚み方向に対して、電子部品又は電子部品を
実装した回路基板を埋設することで良い結果を生むこと
を新規に知見し、本発明を完成したのである。
た結果、回路基板にリードフレームを挿入し、リードと
回路基板の配線をスルーホールで接続する基板において
、リードの厚み方向に対して、電子部品又は電子部品を
実装した回路基板を埋設することで良い結果を生むこと
を新規に知見し、本発明を完成したのである。
そして、本発明の目的とするところは、Z軸方向の実装
密度が高くて電子部品の放熱性も高く、しかも、裸の半
導体素子実装においては、封止の必要のない電子部品搭
載装置を簡単な構成によって提供するものである。
密度が高くて電子部品の放熱性も高く、しかも、裸の半
導体素子実装においては、封止の必要のない電子部品搭
載装置を簡単な構成によって提供するものである。
(問題点を解決するための手段)
以上の問題点を解決するために本発明が採った手段は、
実施例に対応する第1図〜第4図を参照して説明すると
、 [第1回路基板(11)とこの端部より突出したリード
(20)とを備え、前記第1回路基板(11)の配線(
27)と前記リード(20)とがスルーホール(24)
によって電気的に接続された電子部品搭載装置であって
、 前記第1回路基板(11)中に、電子部品(30)、又
は電子部品(30)を搭載した第2回路基板(12)を
埋設したことを特徴とする電子部品搭載装置(100)
Jである。
実施例に対応する第1図〜第4図を参照して説明すると
、 [第1回路基板(11)とこの端部より突出したリード
(20)とを備え、前記第1回路基板(11)の配線(
27)と前記リード(20)とがスルーホール(24)
によって電気的に接続された電子部品搭載装置であって
、 前記第1回路基板(11)中に、電子部品(30)、又
は電子部品(30)を搭載した第2回路基板(12)を
埋設したことを特徴とする電子部品搭載装置(100)
Jである。
以上の本発明が採った手段を図面に示した具体例に従っ
て詳細に説明すると次の通りである。
て詳細に説明すると次の通りである。
この電子部品搭載装置(10G)とは、第1回路基板(
11)又は第2回路基板(12)上に、抵抗、コンデン
サー、インダクターのような受動素子又はメモリー、ゲ
ートアレー、MPU等の半導体素子である能動素子等の
電子部品(30)を実装し、電源回路A/Dコンバータ
ー、フィルター等のユニット機能を持たせたいわゆるハ
イブリッドICを形成するものである。この電子部品搭
載装置(100)は、第6図に示したようなマザーボー
ド(200)上に向けて突出させたアウターリード(以
下単にリードという) (20)を、半田等でマザーボ
ード(200)上の回路に電気的に接続することにより
機能するものである。
11)又は第2回路基板(12)上に、抵抗、コンデン
サー、インダクターのような受動素子又はメモリー、ゲ
ートアレー、MPU等の半導体素子である能動素子等の
電子部品(30)を実装し、電源回路A/Dコンバータ
ー、フィルター等のユニット機能を持たせたいわゆるハ
イブリッドICを形成するものである。この電子部品搭
載装置(100)は、第6図に示したようなマザーボー
ド(200)上に向けて突出させたアウターリード(以
下単にリードという) (20)を、半田等でマザーボ
ード(200)上の回路に電気的に接続することにより
機能するものである。
その構成の第1回路基板(11)又は第2回路基板(1
2)はガラスエポキシ、ガラストリアジン、ガラスポリ
イミド、PPS等のインジェクションの出来る熱可塑性
樹脂、アルミナセラミクス、アルミコアー等の絶縁基板
上に銅又は銀等の導体(23)によって配線が施したも
のである。第1回路基板(11)は加工性が要求される
ため、ガラスエポキシ等の樹脂糸材料が主に使用される
。
2)はガラスエポキシ、ガラストリアジン、ガラスポリ
イミド、PPS等のインジェクションの出来る熱可塑性
樹脂、アルミナセラミクス、アルミコアー等の絶縁基板
上に銅又は銀等の導体(23)によって配線が施したも
のである。第1回路基板(11)は加工性が要求される
ため、ガラスエポキシ等の樹脂糸材料が主に使用される
。
突出させたリード(20)とは、半導体パッケージ等で
利用される銅合金又は42アロイ等のリードフレーム材
で形成された厚み0 、 1 mm −0、5mm程度
のものであり、第1回路基板(11)内にアウターリー
ドと回路内配線を合せ持つ目的で、積層又はモールド等
によって一端を埋設させたものである。埋設されたリー
ド(20)と第1回路基板(11)とは、直接又は第2
回路基板(12)とを通して間接的に、スルーホール(
24)によって電気的に接続されている。このスルーホ
ール(24)は貫通穴でも非貫通のブラインドバイア(
29)でも良く、又電気的接続はめっき、半田、導電性
ペースト等による接続でもよい。要するにZ軸方向の絶
縁層を除いて、リード(20)と第1回路基板の導体(
23)とが電気的に接続されればよい。
利用される銅合金又は42アロイ等のリードフレーム材
で形成された厚み0 、 1 mm −0、5mm程度
のものであり、第1回路基板(11)内にアウターリー
ドと回路内配線を合せ持つ目的で、積層又はモールド等
によって一端を埋設させたものである。埋設されたリー
ド(20)と第1回路基板(11)とは、直接又は第2
回路基板(12)とを通して間接的に、スルーホール(
24)によって電気的に接続されている。このスルーホ
ール(24)は貫通穴でも非貫通のブラインドバイア(
29)でも良く、又電気的接続はめっき、半田、導電性
ペースト等による接続でもよい。要するにZ軸方向の絶
縁層を除いて、リード(20)と第1回路基板の導体(
23)とが電気的に接続されればよい。
又、少なくとも電子部品(30)はリード(20)と同
様に埋設されており、リード(20)の埋設部であるイ
ン−リード(22)部に半田(25)や銀ろう等により
直接実装されたり、いったん第2回路基板上に実装した
後第2回路基板(12)ごと第1回路基板に積層又は埋
設することで、電子部品(30)を埋設したものである
。
様に埋設されており、リード(20)の埋設部であるイ
ン−リード(22)部に半田(25)や銀ろう等により
直接実装されたり、いったん第2回路基板上に実装した
後第2回路基板(12)ごと第1回路基板に積層又は埋
設することで、電子部品(30)を埋設したものである
。
(発明の作用)
本発明は以上のような手段を採ることによって以下のよ
うな作用がある。
うな作用がある。
■この電子部品搭載装置(100)は、電子部品(30
)が埋設されておりリード(20)厚みを利用している
ため、Z軸方向の実装密度の高いものとなる。
)が埋設されておりリード(20)厚みを利用している
ため、Z軸方向の実装密度の高いものとなる。
埋設された電子部品(30)が半導体(31)でベアー
チップのときは、第1回路(11)に埋設された場合は
封止の必要がなく、従来の封止樹脂厚み部がなくなり薄
くなるため特に有効である。
チップのときは、第1回路(11)に埋設された場合は
封止の必要がなく、従来の封止樹脂厚み部がなくなり薄
くなるため特に有効である。
■リード(20)も同様に埋設されており、直接リード
(20)上に実装すれば放熱性が良く、定格電力の大き
な部品が実装できる。ヒートシンクの役割は熱伝導の良
い金属材からなるリード(20)がはたす。
(20)上に実装すれば放熱性が良く、定格電力の大き
な部品が実装できる。ヒートシンクの役割は熱伝導の良
い金属材からなるリード(20)がはたす。
■第1回路基板(11)の導体を、グランドや電源とし
て、基板エリアの外周全面に配置すれば、埋設電子部品
(30)に対しての電磁シールド性、封止性、放熱性が
向上するのみならず、インナーリード(22)がストリ
ップライン構造になり適切なインピーダンスコントロー
ルが可能となる。
て、基板エリアの外周全面に配置すれば、埋設電子部品
(30)に対しての電磁シールド性、封止性、放熱性が
向上するのみならず、インナーリード(22)がストリ
ップライン構造になり適切なインピーダンスコントロー
ルが可能となる。
■埋設するものが第2回路基板(12)の場合、回路規
模の大きな−1のを作ることが可能となり、特に、第2
回路基板(12)がセラミックのように高精度の印刷抵
抗(35)か形成出来るものの物理強変が低いものは、
埋設することで、クラック等の問題も少なくなり、抵抗
体の環境特性も向上する。
模の大きな−1のを作ることが可能となり、特に、第2
回路基板(12)がセラミックのように高精度の印刷抵
抗(35)か形成出来るものの物理強変が低いものは、
埋設することで、クラック等の問題も少なくなり、抵抗
体の環境特性も向上する。
(実施例)
次に、本発明を図面に示した各実施例に従って詳細に説
明する。
明する。
及権夾↓
第1図は本発明の第1実施例を示しである。この実施例
にあっては第1回路基板(11)はガラストリアジン材
を使用し、導体(23)は銅箔、サブトラクトプロセス
により電気めっきでスルーホール(24)形成され、第
1回路基板(11)とリード(20)か接続されている
。リード材は0.25mm厚みの三菱伸銅社製の83M
を利用し、チップ抵抗(34)が銀ろう付(36)によ
りインナーリード(22)間に埋設されている。突出し
たリード(20)はガルウィング状に曲げられ、表面実
装用のハイブリッドICとして入出力端子を形成してい
る。第1回路基板(11)の外層には半導体素子(31
)がワイヤーボンディングにより実装され、ポツティン
グ(40)封止されている。チップ抵抗(34)を埋設
しているため実装密度が高く、直接リード(20)と接
続しているため大電力をコントロールすることが出来、
チップ抵抗(34)の定格電力を上げている。
にあっては第1回路基板(11)はガラストリアジン材
を使用し、導体(23)は銅箔、サブトラクトプロセス
により電気めっきでスルーホール(24)形成され、第
1回路基板(11)とリード(20)か接続されている
。リード材は0.25mm厚みの三菱伸銅社製の83M
を利用し、チップ抵抗(34)が銀ろう付(36)によ
りインナーリード(22)間に埋設されている。突出し
たリード(20)はガルウィング状に曲げられ、表面実
装用のハイブリッドICとして入出力端子を形成してい
る。第1回路基板(11)の外層には半導体素子(31
)がワイヤーボンディングにより実装され、ポツティン
グ(40)封止されている。チップ抵抗(34)を埋設
しているため実装密度が高く、直接リード(20)と接
続しているため大電力をコントロールすることが出来、
チップ抵抗(34)の定格電力を上げている。
及塞血)
第2図は本発明第2実施例の断面図を示している。この
実施例にあっては、第1回路基板(11)はガラスエポ
キシ基材を使用し、リード(20)は三菱電気社製のM
F202−Ho、2を利用している。
実施例にあっては、第1回路基板(11)はガラスエポ
キシ基材を使用し、リード(20)は三菱電気社製のM
F202−Ho、2を利用している。
積層により埋設されているのはベアーの半導体素子(3
1)等の電子部品を銀エポキシで実装した。第2回路基
板(12)は、ポリフロロエチレン基材を主体として構
成したものである。一部のアウターリードと第2回路基
板(12)の導体は直接半田(25)によって接続され
ている。
1)等の電子部品を銀エポキシで実装した。第2回路基
板(12)は、ポリフロロエチレン基材を主体として構
成したものである。一部のアウターリードと第2回路基
板(12)の導体は直接半田(25)によって接続され
ている。
第1回路基板(11)の導体(23)とはスルーホール
(24)によって直接インナーリード(22)また第2
回路基板(12)の導体(23)と電気的に接続してい
る。
(24)によって直接インナーリード(22)また第2
回路基板(12)の導体(23)と電気的に接続してい
る。
第1回路基板(11)の外層には半導体素子(31)が
実装されており、電子部品(30)搭載済の第1回路基
板(11)全体がトランスファーモールド(41)によ
って封止されている。
実装されており、電子部品(30)搭載済の第1回路基
板(11)全体がトランスファーモールド(41)によ
って封止されている。
これにより、スルーホール(24)にトランスファーモ
ールド(41)樹脂が充填され、モールドの表面積を増
して信頼性を上げているとともに、高周波特性の優れた
ポリフロロエチレン基板をベアーチップを封止すること
なく、Z軸方向の実装密度の高い大規模ハイブリッドI
Cを実現している。
ールド(41)樹脂が充填され、モールドの表面積を増
して信頼性を上げているとともに、高周波特性の優れた
ポリフロロエチレン基板をベアーチップを封止すること
なく、Z軸方向の実装密度の高い大規模ハイブリッドI
Cを実現している。
笈n」ユ
第3図は本発明第3実施例の断面図を示している。この
実施例にあっては、第2回路基板(12)は片面絶縁さ
れたアルミコアー基板であり、リード(20)とは銀ろ
う(36)付され、チップ部品(32)と半導体素子(
31)が実装されている。第1回路基板(11)は第2
回路基板(12)上にインジェクションによりPPS
(ポリフェニレンサルファイド)が形成され、リード(
20)とはブラインドバイアホール(29)でアディテ
ィブめっきによる導体を介して電気的に接続している。
実施例にあっては、第2回路基板(12)は片面絶縁さ
れたアルミコアー基板であり、リード(20)とは銀ろ
う(36)付され、チップ部品(32)と半導体素子(
31)が実装されている。第1回路基板(11)は第2
回路基板(12)上にインジェクションによりPPS
(ポリフェニレンサルファイド)が形成され、リード(
20)とはブラインドバイアホール(29)でアディテ
ィブめっきによる導体を介して電気的に接続している。
外層にも半導体素子(31)が実装されポツティング(
40)が封止されている。
40)が封止されている。
このように、第2回路基板(12)上の電子部品(30
)や半導体素子(31)を第1回路基板(11)の裏面
側に埋設することにより、第2回路基板(12)上の半
導体素子(31)等の封止の必要がなく、Z軸方向の実
装密度を上げるとともに、放熱性の要求される半導体素
子(31)を埋設し、メタルコアーで放熱させ、熱に弱
い半導体素子(31)を外層に配置することで、熱収支
のバランスのとれた信頼性の高い電子部品搭載装置(1
00)となっている。
)や半導体素子(31)を第1回路基板(11)の裏面
側に埋設することにより、第2回路基板(12)上の半
導体素子(31)等の封止の必要がなく、Z軸方向の実
装密度を上げるとともに、放熱性の要求される半導体素
子(31)を埋設し、メタルコアーで放熱させ、熱に弱
い半導体素子(31)を外層に配置することで、熱収支
のバランスのとれた信頼性の高い電子部品搭載装置(1
00)となっている。
及I五A
第4図は本発明の第4実施例の断面図を示したものであ
る。この実施例にあっては、第2回路基板(12)とし
て、アルミナセラミクス上に、銀パラジウムで導体(2
3)と、酸化ルテニウムにより印刷抵抗体(35)が形
成されている。さらに半導体素子(31)がベアーで実
装されており、リード(20)とは銀ろう付されている
。第1回路基板(11)はトランスファーモールド用の
エポキシ樹脂で形成されており、外層導体はアディティ
ブにより第1回路基板(11)の上下層面の全面を被覆
し、スルーホール(24)でリード(20)と電気的に
接続している。
る。この実施例にあっては、第2回路基板(12)とし
て、アルミナセラミクス上に、銀パラジウムで導体(2
3)と、酸化ルテニウムにより印刷抵抗体(35)が形
成されている。さらに半導体素子(31)がベアーで実
装されており、リード(20)とは銀ろう付されている
。第1回路基板(11)はトランスファーモールド用の
エポキシ樹脂で形成されており、外層導体はアディティ
ブにより第1回路基板(11)の上下層面の全面を被覆
し、スルーホール(24)でリード(20)と電気的に
接続している。
これにより、回路規模の大きい第2回路基板(12)を
、リード(20)厚みを利用して電子部品(30)を実
装し、薄くすることでZ軸方向の実効実装密度を上げる
とともに、電磁シールド、封止、放熱性が第1回路基板
(11)の外層導体の銅により向上し、インナーリード
(22)部のインピーダンスをコントロールすることが
可能となり、さらに埋設されたアルミナセラミック基板
の物理強度を上げ電子部品搭載装置(100)としての
信頼性、抵抗体の環境ドリフトを向上させている。
、リード(20)厚みを利用して電子部品(30)を実
装し、薄くすることでZ軸方向の実効実装密度を上げる
とともに、電磁シールド、封止、放熱性が第1回路基板
(11)の外層導体の銅により向上し、インナーリード
(22)部のインピーダンスをコントロールすることが
可能となり、さらに埋設されたアルミナセラミック基板
の物理強度を上げ電子部品搭載装置(100)としての
信頼性、抵抗体の環境ドリフトを向上させている。
(発明の効果)
以上要するに、本発明にあっては上記の各実施例にて例
示した如く、以下の効果がある。
示した如く、以下の効果がある。
■電子部品(30)をリード(20)厚み間を利用して
埋設しているため、Z軸方向の実装密度が高い。
埋設しているため、Z軸方向の実装密度が高い。
つまり同一実装部品を信頼性高く、薄型の電子部品搭載
装置(100)とすることが出来る。
装置(100)とすることが出来る。
■金属性リード(20)に電子部品(30)が搭載され
、埋設される場合は、定格電力の大きな電子部品(30
)を搭載することができる。
、埋設される場合は、定格電力の大きな電子部品(30
)を搭載することができる。
■埋設される電子部品(30)が半導体素子(31)の
場合、封止やアウターリード(21)形成の必要がなく
、低コストな電子部品搭載装置(100)を作ることが
出来る。
場合、封止やアウターリード(21)形成の必要がなく
、低コストな電子部品搭載装置(100)を作ることが
出来る。
■第1回路基板(11)に第2回路基板(12)を埋設
することで、第2回路基板(12)の持っている、放熱
性、高精度印刷抵抗(35)、低熱膨張等の特性をそこ
なうことなく、物理強度、信頼性等を向上させることが
出来、高機能な電子部品搭載装置を実現出来る。
することで、第2回路基板(12)の持っている、放熱
性、高精度印刷抵抗(35)、低熱膨張等の特性をそこ
なうことなく、物理強度、信頼性等を向上させることが
出来、高機能な電子部品搭載装置を実現出来る。
第1図〜第4図のそれぞれは本発明に係る電子部品搭載
装置の各断面図である。第5図は従来例のビン立式の電
子部品搭載装置がマザーボード上に実装された断面図、
第6図は従来のrPACKTHOLJ基板による電子部
品搭載装置がマザーボード上に実装された断面図である
。 符 号 の 説 明 100・・・電子部品搭載装置、10・・・電子部品搭
載基板、11・・・第1回路基板、12・・・第2回路
基板、20・・リード、21・・・アウターリード、2
2・・・インナーリード、23・・・導体、24・・・
スルーホール、25・・・半田、26・・・導電性ペー
スト、27・・・配線、28・・・リードビン、29・
・・ブラインドバイアホール、30・・・電子部品、3
1・・・半導体素子、32・・・チップ部品、34・・
・チップ抵抗、35・・・印刷抵抗体、36・・・銀ろ
う、40・・・ボッチインク樹11L41・・・トラン
スファーモールド、200・・・マザーボード。 以 上 嬉1図 に0
装置の各断面図である。第5図は従来例のビン立式の電
子部品搭載装置がマザーボード上に実装された断面図、
第6図は従来のrPACKTHOLJ基板による電子部
品搭載装置がマザーボード上に実装された断面図である
。 符 号 の 説 明 100・・・電子部品搭載装置、10・・・電子部品搭
載基板、11・・・第1回路基板、12・・・第2回路
基板、20・・リード、21・・・アウターリード、2
2・・・インナーリード、23・・・導体、24・・・
スルーホール、25・・・半田、26・・・導電性ペー
スト、27・・・配線、28・・・リードビン、29・
・・ブラインドバイアホール、30・・・電子部品、3
1・・・半導体素子、32・・・チップ部品、34・・
・チップ抵抗、35・・・印刷抵抗体、36・・・銀ろ
う、40・・・ボッチインク樹11L41・・・トラン
スファーモールド、200・・・マザーボード。 以 上 嬉1図 に0
Claims (1)
- 【特許請求の範囲】 第1回路基板とこの端部より突出したリードとを備え
、前記第1回路基板の配線と前記リードとがスルーホー
ルによって電気的に接続された電子部品搭載装置であっ
て、 前記第1回路基板中に、電子部品、又は電子部品を搭載
した第2回路基板を埋設したことを特徴とする電子部品
搭載装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1259675A JPH03120857A (ja) | 1989-10-04 | 1989-10-04 | 電子部品塔載装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1259675A JPH03120857A (ja) | 1989-10-04 | 1989-10-04 | 電子部品塔載装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03120857A true JPH03120857A (ja) | 1991-05-23 |
Family
ID=17337343
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1259675A Pending JPH03120857A (ja) | 1989-10-04 | 1989-10-04 | 電子部品塔載装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03120857A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0529748A (ja) * | 1991-07-19 | 1993-02-05 | Canon Inc | 印刷配線板の高密度実装方法 |
JPH06163812A (ja) * | 1992-11-26 | 1994-06-10 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
JP2000124401A (ja) * | 1999-11-26 | 2000-04-28 | Seiko Epson Corp | 半導体装置 |
US20130116233A1 (en) * | 2011-11-09 | 2013-05-09 | Abbvie Inc. | Novel inhibitor compounds of phosphodiesterase type 10a |
-
1989
- 1989-10-04 JP JP1259675A patent/JPH03120857A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0529748A (ja) * | 1991-07-19 | 1993-02-05 | Canon Inc | 印刷配線板の高密度実装方法 |
JPH06163812A (ja) * | 1992-11-26 | 1994-06-10 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
JP2000124401A (ja) * | 1999-11-26 | 2000-04-28 | Seiko Epson Corp | 半導体装置 |
US20130116233A1 (en) * | 2011-11-09 | 2013-05-09 | Abbvie Inc. | Novel inhibitor compounds of phosphodiesterase type 10a |
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