JPH03120479A - 静電プローブ - Google Patents
静電プローブInfo
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- JPH03120479A JPH03120479A JP2256773A JP25677390A JPH03120479A JP H03120479 A JPH03120479 A JP H03120479A JP 2256773 A JP2256773 A JP 2256773A JP 25677390 A JP25677390 A JP 25677390A JP H03120479 A JPH03120479 A JP H03120479A
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- 239000000523 sample Substances 0.000 title claims abstract description 111
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 238000005516 engineering process Methods 0.000 claims abstract description 8
- 230000003321 amplification Effects 0.000 claims description 2
- 230000007423 decrease Effects 0.000 claims description 2
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract description 13
- 239000010408 film Substances 0.000 abstract 2
- 239000013039 cover film Substances 0.000 abstract 1
- 238000000034 method Methods 0.000 description 5
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 229910052711 selenium Inorganic materials 0.000 description 3
- 239000011669 selenium Substances 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009776 industrial production Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000008961 swelling Effects 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R29/00—Arrangements for measuring or indicating electric quantities not covered by groups G01R19/00 - G01R27/00
- G01R29/24—Arrangements for measuring quantities of charge
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は基板の一側に配置されるプローブ電極と、その
上に設けられた絶縁層と、絶縁層上に設けられ、電荷が
影響さるべきプローブ電極の領域に開口からなる導電カ
バー層とからなる電気的荷電面上の電荷検出用静電プロ
ーブに係る。この種の静電プローブは米国特許第4.3
89.610号で公知である。
上に設けられた絶縁層と、絶縁層上に設けられ、電荷が
影響さるべきプローブ電極の領域に開口からなる導電カ
バー層とからなる電気的荷電面上の電荷検出用静電プロ
ーブに係る。この種の静電プローブは米国特許第4.3
89.610号で公知である。
電子写真又は電子放射線写真において、先ず、静電(潜
在)!荷電が形成される。かかる電荷像は例えばコンピ
ュータでの映像処理用に役立たせる為に静電プローブに
より電子的に読まれうる。
在)!荷電が形成される。かかる電荷像は例えばコンピ
ュータでの映像処理用に役立たせる為に静電プローブに
より電子的に読まれうる。
その場合において、電荷分布が存在する映像担体(例え
ばセレン板等)は静電プローブにより走査されなければ
ならない。
ばセレン板等)は静電プローブにより走査されなければ
ならない。
電荷分布の出来るだけ正確な検出の為、測定プローブで
起こる漏洩電流が最小化され、カバー層の開口はいわゆ
るアパーチャは出来るだけ小さいままであり、基板面か
らの正確に規定された距離に位置することが重要である
。
起こる漏洩電流が最小化され、カバー層の開口はいわゆ
るアパーチャは出来るだけ小さいままであり、基板面か
らの正確に規定された距離に位置することが重要である
。
西独特許出願公開明細書第2948660号で公知の静
電プローブは、プローブにおけるアパーチャの領域で、
プローブの側で持ち上った面からなり、その持ち上った
面が横方向に傾斜した側面により隣接する基板上に形成
される。プローブ電極、絶縁層及びカバー層はカソード
スパッタリング又は蒸着により設けられる。続く動作中
、所望の形は層の部分をエツチングし、側面の傾斜を考
慮するフォトマスクの利用を必要とすることにより実現
される。従って、これらのプローブは工業生産にとって
あまりにも複雑である。
電プローブは、プローブにおけるアパーチャの領域で、
プローブの側で持ち上った面からなり、その持ち上った
面が横方向に傾斜した側面により隣接する基板上に形成
される。プローブ電極、絶縁層及びカバー層はカソード
スパッタリング又は蒸着により設けられる。続く動作中
、所望の形は層の部分をエツチングし、側面の傾斜を考
慮するフォトマスクの利用を必要とすることにより実現
される。従って、これらのプローブは工業生産にとって
あまりにも複雑である。
西独特許出願公開明細書第2951814号から電極及
びシールドストリップが担体上に隣接して印刷された電
位計が知られている。
びシールドストリップが担体上に隣接して印刷された電
位計が知られている。
本発明の目的は、簡単に多数が製造され、一方寸法が正
確に維持されるよう以下に更に述べる種類の静電プロー
ブを開発することにある。
確に維持されるよう以下に更に述べる種類の静電プロー
ブを開発することにある。
本目的は基板は少なくともプローブ側の平坦面と、プロ
ーブ電極と、絶縁層と、厚膜印刷技術により設けられた
カバー層とからなり、プローブ電極はそれ自体カバー層
により完全に被覆される絶縁層により完全に被覆され、
プローブ電極は、基板のアパーチャを介して基板の他側
に電気的に貫通接続される本発明により達成される。
ーブ電極と、絶縁層と、厚膜印刷技術により設けられた
カバー層とからなり、プローブ電極はそれ自体カバー層
により完全に被覆される絶縁層により完全に被覆され、
プローブ電極は、基板のアパーチャを介して基板の他側
に電気的に貫通接続される本発明により達成される。
プローブのこの構造に対し、より厳密な要求が基板上に
課せられる必要はなく;これは単に平坦面からならなけ
ればならない。カバー電極のアパーチャの領域での静電
プローブの持ち上った部分は設けられた種々の層により
慎重に形成される。
課せられる必要はなく;これは単に平坦面からならなけ
ればならない。カバー電極のアパーチャの領域での静電
プローブの持ち上った部分は設けられた種々の層により
慎重に形成される。
これは先ず厚膜印刷技術により基板面上にプローブ電極
を設けることにより実現される。次に絶縁層がプローブ
電極上に設けられる。この絶縁層は充分にプローブ電極
を被覆する。絶縁層自体の上に、厚膜技術を用いる導電
性カバー層が設けられ、そのカバー層も充分に絶縁層を
被覆する。絶縁層はプローブ電極及びカバー層間に絶縁
を顕著に与えるのに役立つ。絶縁層が厚ければ厚いほど
、プローブ電極及びカバー層間の絶縁が良くなり、その
間のキャパシタンスは低くなる。
を設けることにより実現される。次に絶縁層がプローブ
電極上に設けられる。この絶縁層は充分にプローブ電極
を被覆する。絶縁層自体の上に、厚膜技術を用いる導電
性カバー層が設けられ、そのカバー層も充分に絶縁層を
被覆する。絶縁層はプローブ電極及びカバー層間に絶縁
を顕著に与えるのに役立つ。絶縁層が厚ければ厚いほど
、プローブ電極及びカバー層間の絶縁が良くなり、その
間のキャパシタンスは低くなる。
プローブ電極が充分に被覆されるので、これは基板のア
パーチャに設けられた貫通接続により電気的に接触され
るべきである。
パーチャに設けられた貫通接続により電気的に接触され
るべきである。
種々の層が厚膜印刷技術により設けられる場合、それら
の厚さは正確に調整されうる。そのアパーチャの領域の
カバー層の高さは基板面に関して正確に調整されうる。
の厚さは正確に調整されうる。そのアパーチャの領域の
カバー層の高さは基板面に関して正確に調整されうる。
これは一つの基板上に設けられた複数のプローブの場合
にもあてはまる。プローブ及びその電荷がプローブによ
り走査されるベき映像担体間の距離の調整は簡単化され
る。
にもあてはまる。プローブ及びその電荷がプローブによ
り走査されるベき映像担体間の距離の調整は簡単化され
る。
厚膜技術の利用は互いに対して所定の位置での基板上に
種々の層が設けられるのを可能にする。
種々の層が設けられるのを可能にする。
従って、静電プローブは正確に特定の寸法を維持しつつ
工学的に経済的に製造されつる。
工学的に経済的に製造されつる。
本発明による実施例では、貫通接続は厚膜印刷技術によ
り実現される。これは例えば基板の両側から夫々印刷動
作により貫通接続を形成することにより実現されつる。
り実現される。これは例えば基板の両側から夫々印刷動
作により貫通接続を形成することにより実現されつる。
従っ′て、貫通接続はプローブの製造と同じ工程中に形
成されうる。
成されうる。
本発明による別な実施例では、プローブ電極の貫通接続
は、電荷が影響さるべき電極の領域に設けられない。基
板の選ばれた厚さに従い、′小さい脹れは、貫通接続を
構成する材料が基板のアパーチャに比較的強く流れこむ
プローブ側で起こる。
は、電荷が影響さるべき電極の領域に設けられない。基
板の選ばれた厚さに従い、′小さい脹れは、貫通接続を
構成する材料が基板のアパーチャに比較的強く流れこむ
プローブ側で起こる。
かかる脹れは、正確な幾何学的寸法がもはや維持されな
いようカバー層まで延在する。従って、平面図に見られ
るこの欠点を避ける為、貫通接続は、電荷が影響さるべ
きプローブ電極の領域隣りの基板上に設けられる。
いようカバー層まで延在する。従って、平面図に見られ
るこの欠点を避ける為、貫通接続は、電荷が影響さるべ
きプローブ電極の領域隣りの基板上に設けられる。
本発明による別な実施例では、絶縁層は多くの印刷層と
して設けられる。絶縁層の厚さの選択は、基板面に関す
るカバー層の高さ及びカバー層及びプローブ電極間の距
離の調整も可能にする。例えば所望の高さが100μm
である場合、個別の絶縁層の厚さの小さな局部変動が平
均化されるので、複数の印刷層として絶縁層を設けるこ
とは有利である。印刷層における欠点は、印刷層がより
薄い場合、より良く制御されうる。120μmの全高さ
を有する静電プローブを形成する為、絶縁層は、例えば
5つの単層として設けられる。
して設けられる。絶縁層の厚さの選択は、基板面に関す
るカバー層の高さ及びカバー層及びプローブ電極間の距
離の調整も可能にする。例えば所望の高さが100μm
である場合、個別の絶縁層の厚さの小さな局部変動が平
均化されるので、複数の印刷層として絶縁層を設けるこ
とは有利である。印刷層における欠点は、印刷層がより
薄い場合、より良く制御されうる。120μmの全高さ
を有する静電プローブを形成する為、絶縁層は、例えば
5つの単層として設けられる。
本発明による複数の絶縁層からなるプローブの実施例に
おいて、プローブ電極上に設けられたサブ層が完全にプ
ローブ電極を被覆し、別な絶縁サブ層はカバー層に向っ
て減少する矩形寸法を有し、カバー層14の下に位置し
た絶縁サブ層は少なくともカバー層14のアパーチャ1
5の下に延在する。従って、プローブ電極上に直接に設
けられる絶縁サブ層は最も大きい矩形寸法を有する。そ
の上に設けられた各絶縁サブ層は毎回その下に位置した
絶縁サブ層よりほんの少し小さい矩形寸法を存する。従
って、絶縁サブ層上に逐次に設けられたカバー層はアパ
ーチャからなる領域に向ってテーパ付される。しかし、
いずれにせよ上部絶縁サブ層が少なくともカバー層のア
パーチャの下に延在することは確実でなければならない
。
おいて、プローブ電極上に設けられたサブ層が完全にプ
ローブ電極を被覆し、別な絶縁サブ層はカバー層に向っ
て減少する矩形寸法を有し、カバー層14の下に位置し
た絶縁サブ層は少なくともカバー層14のアパーチャ1
5の下に延在する。従って、プローブ電極上に直接に設
けられる絶縁サブ層は最も大きい矩形寸法を有する。そ
の上に設けられた各絶縁サブ層は毎回その下に位置した
絶縁サブ層よりほんの少し小さい矩形寸法を存する。従
って、絶縁サブ層上に逐次に設けられたカバー層はアパ
ーチャからなる領域に向ってテーパ付される。しかし、
いずれにせよ上部絶縁サブ層が少なくともカバー層のア
パーチャの下に延在することは確実でなければならない
。
本発明による別な実施例では、プローブ電極は、貫通接
続により、基板の他側上に設けられる信号増幅用回路配
置に接続される。従って、回路配置は、静電プローブと
同じ基板上に設けられ、プローブ側ではないが反対側に
設けられつる。極端に短かい信号路が貫通接続を介して
得られる。
続により、基板の他側上に設けられる信号増幅用回路配
置に接続される。従って、回路配置は、静電プローブと
同じ基板上に設けられ、プローブ側ではないが反対側に
設けられつる。極端に短かい信号路が貫通接続を介して
得られる。
1つの基板上に隣り合って配置された複数のプローブか
らなる本発明による別な実施例では、プローブは共通カ
バー層を有する。更に、カバー層が同時に複数のプロー
ブ用に形成されつるので、製造は簡単である。
らなる本発明による別な実施例では、プローブは共通カ
バー層を有する。更に、カバー層が同時に複数のプロー
ブ用に形成されつるので、製造は簡単である。
以下図面と共に本発明による実施例を詳細に説明する。
第1図は基板1の一部の側面図である。第1図に示す詳
細では、静電プローブ2は厚膜印刷技術により基板l上
に形成される。プローブ2は断面図で表わされる。
細では、静電プローブ2は厚膜印刷技術により基板l上
に形成される。プローブ2は断面図で表わされる。
基板lのプローブ側■に基板lの(単に図示された)ア
パーチャ5の領域に一部配置されるプローブ電極4が設
けられる。基板lのアパーチャ5はプローブ4の貫通接
続に役立ち、プローブは、導電材料が(図示されてない
方法で)アパーチャ5を充たし、電気的端子7を構成す
る基板の反対側6から出るように実現される。電気的端
子7に対し例えば、プローブ電極4上に影響された電流
を増幅する(図示されない)回路配置が接続される。
パーチャ5の領域に一部配置されるプローブ電極4が設
けられる。基板lのアパーチャ5はプローブ4の貫通接
続に役立ち、プローブは、導電材料が(図示されてない
方法で)アパーチャ5を充たし、電気的端子7を構成す
る基板の反対側6から出るように実現される。電気的端
子7に対し例えば、プローブ電極4上に影響された電流
を増幅する(図示されない)回路配置が接続される。
基板lのプローブ側3では、絶縁層8が再び厚膜印刷技
術を用いてプローブ電極4上に設けられ、絶縁層は複数
の絶縁サブ層9,10.11.12及び13よりなる。
術を用いてプローブ電極4上に設けられ、絶縁層は複数
の絶縁サブ層9,10.11.12及び13よりなる。
絶縁層8はその両側で完全にプローブ電極4を覆うよう
形成される。これは絶縁サブ層9にもあてはまる。しか
し、絶縁サブ層10は絶縁サブ層9よりやや小さい矩形
寸法を有する。その上に設けられた絶縁サブ層11.1
2及び13も毎回その下に位置した層8よりやや小さい
矩形寸法を有する。その結果、絶縁サブ層9−13によ
り形成された絶縁層8は上方向にややテーパ付けされる
。
形成される。これは絶縁サブ層9にもあてはまる。しか
し、絶縁サブ層10は絶縁サブ層9よりやや小さい矩形
寸法を有する。その上に設けられた絶縁サブ層11.1
2及び13も毎回その下に位置した層8よりやや小さい
矩形寸法を有する。その結果、絶縁サブ層9−13によ
り形成された絶縁層8は上方向にややテーパ付けされる
。
基板1のプローブ側3は、導電性カバー層14により完
全に被覆され、すなわち絶縁層の領域にある。カバー層
14は電荷が静電化さるべきプローブ電極4の領域上に
位置するアパーチャ15よりなる。この領域は貫通接続
5の領域近辺に形成される。
全に被覆され、すなわち絶縁層の領域にある。カバー層
14は電荷が静電化さるべきプローブ電極4の領域上に
位置するアパーチャ15よりなる。この領域は貫通接続
5の領域近辺に形成される。
図示されてない方法で固定電位に接続される導電性カバ
ー層14における開口15はアパーチャという。このア
パーチャは、例えば図示されないセレン板の電荷分布が
走査される領域を決定する。
ー層14における開口15はアパーチャという。このア
パーチャは、例えば図示されないセレン板の電荷分布が
走査される領域を決定する。
この為に、カバー層14はアパーチャ15の領域のセレ
ン板から正確に決められた距離に位置するべきである。
ン板から正確に決められた距離に位置するべきである。
第1図に示すプローブは例えば略100μmの高さを有
する。
する。
第2図は静電プローブ22が配置される基板21のプロ
ーブ側の一部を示す。第2図に示される静電プローブ2
2は、第1図に示される静電プローブとやや異なる一寸
法又はサイズ比を有する。
ーブ側の一部を示す。第2図に示される静電プローブ2
2は、第1図に示される静電プローブとやや異なる一寸
法又はサイズ比を有する。
第2図において、平面図は円形及びアパーチャ35から
なるカバー層34を単に示す。
なるカバー層34を単に示す。
プローブ22の他の素子は本来平面図では現われないが
、明らかにする為、第2図に破線で表わしである。
、明らかにする為、第2図に破線で表わしである。
カバー層34の下の静電プローブ22の領域で、5つの
サブ層29−33からなる絶縁層が設けられる。第2図
に示す如く、低絶縁サブ層29は最も大きい矩形寸法を
有し、その上に設けられた絶縁サブ層は絶縁層33まで
を含む、その下に位置した各絶縁サブ層と比較してより
小さい矩形寸法を夫々有する。
サブ層29−33からなる絶縁層が設けられる。第2図
に示す如く、低絶縁サブ層29は最も大きい矩形寸法を
有し、その上に設けられた絶縁サブ層は絶縁層33まで
を含む、その下に位置した各絶縁サブ層と比較してより
小さい矩形寸法を夫々有する。
絶縁層33の下に、カバー層34のアパーチャ35下の
第1の円形領域に配置されるプローブ電極24が設けら
れる。プローブ電極24のこの領域において、電荷はカ
バー層34のアパーチャ35を介して影響さるべきであ
る。
第1の円形領域に配置されるプローブ電極24が設けら
れる。プローブ電極24のこの領域において、電荷はカ
バー層34のアパーチャ35を介して影響さるべきであ
る。
電荷が影響されず、カバー電極33のアパーチャ34か
ら適宜の距離に配置される静電プローブ24の他の領域
において、アパーチャ25は基板21に設けられる。
ら適宜の距離に配置される静電プローブ24の他の領域
において、アパーチャ25は基板21に設けられる。
この領域で、カバー電極は図に示されない方法で基板2
1の反対側に電気的に貫通接続される。
1の反対側に電気的に貫通接続される。
第2図は、貫通接続がカバー層34のアパーチャ35か
らある距離に位置し、貫通接続25の領域のプローブ電
極24の面における欠陥は、アパーチャ35下に位置し
、電荷が影響さるべきプローブ電極の領域に効果を有さ
ないことを示す。
らある距離に位置し、貫通接続25の領域のプローブ電
極24の面における欠陥は、アパーチャ35下に位置し
、電荷が影響さるべきプローブ電極の領域に効果を有さ
ないことを示す。
第1図は静電プローブが設けられた基板の拡大立面断面
図、第2図は基板のプローブ側の平面図における静電プ
ローブを有する基板を示す図である。 1.21・・・基板、2・・・プローブ、3・・・プロ
ーブ側、4,24・・・プローブ電極、5.15,25
゜35・・・開口、6・・・他側、7・・・電気端子、
8・・・絶縁層、9. 10. 11. 12. 13
. 29. 30゜31.32.33・・・絶縁サブ層
、14.34・・・カバー層、22・・・静電プローブ
。
図、第2図は基板のプローブ側の平面図における静電プ
ローブを有する基板を示す図である。 1.21・・・基板、2・・・プローブ、3・・・プロ
ーブ側、4,24・・・プローブ電極、5.15,25
゜35・・・開口、6・・・他側、7・・・電気端子、
8・・・絶縁層、9. 10. 11. 12. 13
. 29. 30゜31.32.33・・・絶縁サブ層
、14.34・・・カバー層、22・・・静電プローブ
。
Claims (9)
- (1)基板(1)の一側(3)に配置されるプローブ電
極(4)と、その上に設けられた絶縁層(8)と、絶縁
層(8)上に設けられ、電荷が影響さるべきプローブ電
極(4)の領域に開口(15)からなる導電層(14)
とからなり、基板(1)は少なくともプローブ側(3)
の平坦面と、プローブ電極(4)と、絶縁層(8)と、
厚膜印刷技術により設けられたカバー膜(14)とから
なり、プローブ電極(4)はそれ自体カバー層(14)
により被覆される絶縁層(8)により被覆され、プロー
ブ電極(4)は基板(1)の開口(15)を介して基板
の他側(6)に電気的に貫通接続されることを特徴とす
る電気的荷電面上の電荷検出用静電プローブ。 - (2)貫通接続は厚膜印刷技術により実現されることを
特徴とする請求項1記載の静電プローブ。 - (3)プローブ電極(4)の貫通接続は、電荷が静電化
されるべき電極(4)の領域外に配置されることを特徴
とする請求項1又は2記載の静電プローブ。 - (4)カバー層(14)は固定電位、望ましくは接地に
接続されることを特徴とする請求項1乃至3のうちいず
れか一項記載の静電プローブ。 - (5)絶縁層(8)は複数の絶縁サブ層(9、10、1
1、12、13)として設けられることを特徴とする請
求項1乃至4のうちいずれか一項記載の静電プローブ。 - (6)プローブ電極(4)上に設けられた絶縁サブ層(
9)は該電極を完全に被覆し、別な絶縁サブ層(10、
11、12、13)の矩形寸法はカバー層(14)に向
って減少し、カバー層(14)下に位置する絶縁サブ層
(13)は少なくともカバー層(14)の開口(15)
下に延在することを特徴とする請求項5記載の静電プロ
ーブ。 - (7)静電プローブ(4)は測定電極(7)の領域で略
50乃至150μmの高さを有することを特徴とする請
求項1乃至6のうちいずれか一項記載の静電プローブ。 - (8)プローブ電極(4)は、基板(1)の反対側に配
置される信号増幅用回路配置に貫通接続により接続され
ることを特徴とする請求項1乃至7のうちいずれか一項
記載の静電プローブ。 - (9)複数のプローブが一つの基板上の隣り合って配置
される場合、プローブは共通カバー層(14)を有する
ことを特徴とする請求項1乃至8のうちいずれか一項記
載の静電プローブ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE3932335A DE3932335A1 (de) | 1989-09-28 | 1989-09-28 | Influenzsonde |
DE3932335.8 | 1989-09-28 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03120479A true JPH03120479A (ja) | 1991-05-22 |
Family
ID=6390352
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2256773A Pending JPH03120479A (ja) | 1989-09-28 | 1990-09-25 | 静電プローブ |
Country Status (3)
Country | Link |
---|---|
EP (1) | EP0420345B1 (ja) |
JP (1) | JPH03120479A (ja) |
DE (2) | DE3932335A1 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4328083A1 (de) * | 1993-08-20 | 1994-03-31 | Ignaz Eisele | Verfahren zur mikroskopischen Messung von Topographie und lateralen Potentialverteilungen an einer Oberfläche mit einer Feldeffektanordnung |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4330749A (en) * | 1978-12-25 | 1982-05-18 | Ricoh Company, Ltd. | Electrometer apparatus |
DE2948660A1 (de) * | 1979-12-04 | 1981-06-11 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Influenzsondenanordnung und verfahren zu ihrer herstellung |
US4622574A (en) * | 1985-07-29 | 1986-11-11 | The Perkin-Elmer Corporation | Semiconductor chip with recessed bond pads |
-
1989
- 1989-09-28 DE DE3932335A patent/DE3932335A1/de not_active Withdrawn
-
1990
- 1990-09-25 DE DE59006683T patent/DE59006683D1/de not_active Expired - Fee Related
- 1990-09-25 JP JP2256773A patent/JPH03120479A/ja active Pending
- 1990-09-25 EP EP90202533A patent/EP0420345B1/de not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE59006683D1 (de) | 1994-09-08 |
EP0420345A3 (en) | 1991-07-17 |
EP0420345B1 (de) | 1994-08-03 |
DE3932335A1 (de) | 1991-04-11 |
EP0420345A2 (de) | 1991-04-03 |
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