JPH03117115A - ダイレクトデジタル周波数シンセサイザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は一般に電気通信で使用される周波数シンセサイ
ザに関し、および特にダイレクトデジタル周波数シンセ
サイザの改善を指向している。

（従来の技術および発明が解決しようとする課題）ダイ
レクトデジタル周波数シンセサイザは、屍算されたとき
に予め定められた周波数の正弦波形の位相を示す累算さ
れたデジタル周波数ワードから前記予め定められた周波
数のアナログ波形を発生させる。第１図を参照すると、
典型的な従来技術のダイレクトデジタル周波数シンセサ
イザが、デジタル周波数ワード１２を累算するための位
相アキュムレータｌＯと、累算された位相値１６を予め
定められた周波数のアナログ波形１８に変換するための
位相から振幅への変換器１４とを具備することが示され
る。位相から振幅への変換器１４は読出専用メモリ（Ｒ
ＯＭ　）　２０と、ＲＯＭ２０の出力２４をアナログ波
形１８に変換するための線形のデジタルからアナログへ
の変換器ＣＤＡＣ）　２２とを具備する。ＲＯＭ２０は
位相アキュムレータ１０内で累算された位相値をデジタ
ルワード２４へ変換し、そのワードはＤＡＣ２２によっ
て変換されるときに、アナログ信号振幅を位相アキュム
レータｌＯ内の位相値によって現された正弦波波形の位
相角に対して提供する。クロック２Ｂは、位相アキュム
レータＩＯおよび位相から振幅への変換器１４の演算を
クロックする。

位相アキュムレータ１０はｍビットの長さを有し、クロ
ック２６によってクロックレイトｆｃで駆動される。各
クロックパルスで、ｋビットの長さを有する周波数ワー
ド１２はアキュムレータｌＯ内に存在する値に加えられ
る。アキュムレータ１θ内の値はこの率で、２″′−１
を超過するすべてのビットをあふれて失うまで増加する
。いかなる時間のアキュムレータＩＯ内の位相値も、２
πラジアンの範囲にわたる正弦波波形のその瞬間の位相
角を示す。

この位相値はＲＯＭ２０によって実行されたルックアッ
プテーブルへのアドレスの形で、その瞬間のサインの値
或いは振幅に対応する振幅を有するデジタルワード２４
への変換のためにＲＯＭ２０へ提供される。

ＲＯＭ２０によって提供されたデジタルワードはＤＡＣ
２２によってアナログ波形１８へ変換される。

ＲＯＭ２０内のルックアップテーブルに含まれた有限個
の振幅は、異なった位相値における所望された正弦波波
形振幅に密に接近する。

ローパスフィルタ２８は、受容可能なレベルにまで結果
として生じた雑音と疑似信号と波形１８の高調波とを減
少するためにＤＡＣ２２の出力に結合される。そしてそ
れによって、累算された周波数ワード１２によって示さ
れた周波数でのアナログ出力信号３０を提供する。

異なった位相値２ｍがある。そして実際の出力周波数は
ｇＸｆ。／２“であり、ここでｇは１乃至２ｆｆｉの範
囲であり得る。周波数分解能もまたｆｃ／２”に等しく
、これは分解能の要求が一般にｆｃとｍを変えることに
よって満たされ得ることを意味する。これは見本にされ
たデータシステムであるので、１／２ｆ、を超過する単
一の出力正弦波周波数を提供することは不可能であり、
１／３ｆｃを超過する周波数はローパスフィルタ２８に
対する実際の限界とみなされる。

位相アキュムレータ１０は、各クロック周期当り１度周
波数ワードを加えることによって位相計算を実行する。

そのワードは所望された出力周波数すなわちアキュムレ
ータｌＯの内容に比例する。

実際には、位相アキュムレータ１０からのあらゆるビッ
トを維持する。　、できない（或いは必要ではない）；
そこで位相アキュムレータ１０は、粗い成分ア、１′−
ユムレータと細かい成分アキュムレータとに分割される
。全ｍビットは粗い成分アキュムレ・　　゛・のＣビッ
トと細かい成分アキュムレータト１　　　ビットとに分
割される。粗い成分アキュムレータのＣビットは位相ア
キュムレータ出力の１周期に対する位相値を決定するた
めのみに使用され、それによって位相分解能は２π／２
°ラジアンに限定される。粗い成分アキュムレータと細
かい成分アキュムレータの両者は、ｆｃの周波数で演算
するためにクロック２６によってクロックされる。粗い
成分アキュムレータが提供し得る最小の周波数はｆｅ／
２°Ｈｚである。細かい成分アキュムレータは周期的に
キャリイインを粗い成分アキュムレータのＬＳＢである
２π／２゛ラジアンへ加えることによって、より細かい
周波数分解能を提供する。細かい成分アキュムレータが
ｆビットで構成され、また最小の繰上げ率ｆ、−で演算
するならばそれはｆｅ／２’となり得る。各粗いＬＳＢ
の値が２π／２ｃラジアンであるとき、ローアキュムレ
ータによって加えられる最小平均周波数は、２π／２’
　Ｘ　ｆｅ／２’ラジアン／秒或いはｆ　ｃ　／　２　
”’　Ｈｚである。ｍ−ｃ＋ｆであるので、全分解能は
最小のステップのサイズ同様、分割によって変化されな
いままである。

粗い成分アキュムレータ（Ｃビット）からのビットは、
２π／２°ラジアンの分解能を有する必要な位相情報を
示すためのみに使用される。アキュムレータの残りの細
かい成分アキュムレータのビット（ｆビット）がＲＯＭ
２Ｇによって無視されるとき、出力位相機能は一般に、
位相アキュムレータ１０内に含まれる全位相機能に関す
る位相誤差を持つ。ＲＯ旧こ対する正確な正弦ルックア
ップテーブルが存在しないので、正弦ルックアップテー
ブルに近似することだけができ、その結果不必要な誤差
スパー（ｓｐｕｒ）　（疑似信号）が生じる。さらに、
位相誤差は結局やや周期的であり、その結果比カスベク
トル内に疑似ライン或いは位相変調（ＰＭ）スパーの影
響が生じる。

ＤＡＣ２２の幅（ビットの数）はデジタルからアナログ
への変換の量子化によるアナログ波形１８内に振幅スパ
ーのレベルを決定し、その結果ビット状態の間の時間の
歪みはグリッチ・エネルギ・スパーを生じる。より高い
特定化されたクロックレイトでは、これらの各因子はシ
ンセサイザ最大演算周波数と出力疑似レベル抑圧の両者
を限定できる。

ＤＡＣ２２は無限の振幅分解能を提供することができな
いので、周期的な時間誤差が生じ、それはまた個別の疑
似ラインとして出カスベクトルに現れる。

ＤＡＣ２２が完全な転送機能をそのデジタル出力とアナ
ログ出力との間に提供できないという事実は、結果とし
て多様な誤差を生じさせる。

出カスベクトルに影響する誤差は積分線形性（Ｎステッ
プは最下位ＬＳＢのＮである）であり、微分線形性（１
つのＬＳＢでステップからステップへ）であり、非単調
誤差（１つのステップは誤った方法に行く）であり、そ
して“グリッチ“であり る。“グリッチ”以外のすべての用語は半静的誤差と呼
ばれ、振幅誤差として扱われることができる。

どの実際のＤＡＣも、不正確なレベル制御のせいで付加
的な誤差を誘発する。しかし、３つの誤差が理想的な値
と比較して±１　／　２　ＬＳＨの水準であるような限
りは、疑似レベルはここで予言される値に非常に接近し
ている。

“グリッチ°　という用語は、出力が１つのステップか
ら次のステップへスムーズに進まないＤＡＣの特性と同
じである。むしろ、デジタル情報をアナログレベルに変
換するために使用されるＤＡＣ内のすべての電流スイッ
チが正確には同一の瞬間にスイッチしないという事実に
より、電流の短いスパイクが移行的なエツジでの出力に
観察される。

グリッチの量はボルト・秒の単位で表示され、それは別
のＤＡＣのグリッチと比較する際の利点を与える。この
値の範囲は従来の技術の８ビツトＤＡＣに対して　２．
５から２５ピコボルト秒である。

グリッチの発生時間は短いので、それらが出力　０ に達するのを防ぐために、サンプルおよび留保回路がと
きどきローパスフィルタより先に出力に加えられる。別
の方法は、立上り速度の限定のせいでグリッチに追従す
ることができないようなオペレーションアンプをＤＡＣ
のあとに接続することである。

位相のおよび振幅のスパーを一７０ｄＢｃ以下に抑制す
るために、１２ビツトの粗い成分アキュムレータおよび
１１ビツトＤＡＣが必要とされる。

［発明の構成］ （課題を解決するための手段） 本発明は、累算されたときに前記予め定められた周波数
の周期的な波形の位相を示す累算されたデジタル周波数
ワードから予め定められた周波数のアナログ波形を、発
生させるための、改善されたダイレクトデジタル周波数
シンセサイザである。

本発明の周波数シンセサイザは、デジタル周波数ワー、
ドの粗い位相成分を累算するためのＣビットの粗い成分
アキュムレータと、デジタル周波数ワードの細かい位相
成分を累算するための手段と、１ 予め定められた値を超過する累算された細かい位相成分
に応じて粗い成分アキュムレータを増加するための手段
と、粗い成分アキュムレータで累算されたＣビットを前
記予め定められた周波数アナログ波形に変換するための
Ｃビットの非線形のデジタルからアナログへの変換器と
、粗い成分アキュムレータが前記増加手段によって増加
する率をランダムにデイザさせることによってアナログ
波形内の疑似周波数成分の発生を抑制するための手段と
を具備する。

累算する手段の４ビツトの出力は正確に１６の個別の位
相（ｎ　Ｘ　２２．５＠でｎ−０乃至１５）に対応する
ので、正弦波に対する所望された出力振幅は８つの異な
った値のみを採る。その値とは０、±Ａ　、　　５ｉｎ
２２．５＠　　±Ａ　ｏ　　５ｉｎ４５＠±Ａ　ｏ　５
ｉｎ６７．５°、Ａｏ−であり、ここでＡ。は基準電圧
である。たとえ１２ビツトのＤＡＣが４０９６の個別の
値を発生させることができるとしても、これら８つの値
のみがずっと使用される。ＲＯＭと従来の技術のシンセ
サイザ内の位相から振幅への変換　２ 器のＤＡＣとが結合された効果を考慮したとき、その機
能は４ビツトのデジタル−位相からアナログ−振幅への
変換器と等価であることが明確になる。振幅のスパーは
これらの個別の電圧が発生され得るような精度に依存し
、入力ビットの数には依存しない。１０４変換精度に対
して、振幅スパーは一７０ｄＢｃより下であろう。

本発明のダイレクトデジタルシンセサイザの非線形ＤＡ
Ｃは、ルックアップＲＯＭの助けなしに必要とされるよ
うな正弦波アナログ波形振幅を正確に発生させる。結果
として本発明のダイレクトデジタルシンセサイザは、Ｒ
ＯＭおよび線形の１２ビツトＤＡＣを使用する一方全く
同一の疑似信号を抑制するような従来の技術のダイレク
トデジタルシンセサイザよりもはるかに複雑でない。

本発明のダイレクトデジタルシンセサイザはまた、より
良い位相雑音特性を有し、そして振幅デイザされたＲＯ
Ｍを使用した線形ＤＡＣよりも複雑でない。本発明の別
の態様において、周波数シンセサイザは、デジタル周波
数ワードの位相成分を累　３ 算するためのｍビットの累算手段と、ｍビットの累算手
段内で累算された最上位ピッ）ｎのみを前記予め定めら
れた周波数のアナログ波形に変換するためのｎビットの
非線形のデジタルからアナログへの変換器とを具備する
。ここで“ｎ　は少なくとも２であり、ｍはｎよりも大
きい。

（実施例） 第２図を参照すると、本発明によるダイレクトデジタル
シンセサイザは、位相アキュムレータ４゜と、非線形Ｄ
ＡＣ４２と、サンプルおよび留保回路４４と、クロック
４５と、バッファ増幅器４６とを具備する。位相アキュ
ムレータ４０は、Ｃビットの粗い成分アキュムレータ４
８とｆビットの細かい成分アキュムレータ５０とを具備
する。

位相アキュムレータ４０は、ｋビットのデジタル周波数
ワード５２の位相成分を累算するためのｍビットアキュ
ムレータである。デジタル周波数ワード５２は、累算さ
れたように予め定められた周波数の正弦波の位相を示す
。

Ｃビットの粗い成分アキュムレータ４８はデジタ　４ ル周波数ワード５２の粗い位相成分を累算する。そして
ｆビットの細かい成分アキュムレータはデジタル周波数
ワード５２Ｕ）　　　・い位相成分を累算する。

位相アキュムレータ４０は、予め定められた値を超過す
る細かい成分アキュムレータ５０内の累算された細かい
位相成分に応じた粗い成分アキュムレタ４，７を１曽カ
ロさせる。

ｃしントの粗い成分アキュムレータ４８はＣビット出力
５４を提供する。好ましい実施例で““ｃ”が４である
のは、上述されたようにＣの値４が振幅スパーを一７０
ｄＢｃの下にさせ得るような１０４変換精度を提供する
からである。

非線形ＤＡＣ４２はＣビット非線形ＤＡＣである。それ
は、粗い成分アキュムレータ４８で累算されたＣビット
５４を予め定められた周波数の正弦波アナログ波形５６
に変換する。

位相アキュムレータ４０は、アナログ波形内の疑似周波
数成分の発生を、粗い成分アキュムレータ４８が位相ア
キュムレータ４０によって増加されるような位相でラン
ダムにデイザする５ ことによって抑制する。好ましいデイザの技術は、ｋａ
ｒｔ　Ｅ、Ｍｏｅｒｄｅｒによって本発明と同一日付で
米国で出願された別出願米国特許明細書″Ｐｈａｓｅ　
Ａｃｃｕｍｕｌａｔｏｒ　Ｗｉｔｈ　Ｄｉｔｈｅｒｅｄ
Ｉｎｃｒｅｍｅｎｔｉｎｇ　Ｏｆ’　ＡｃｃｕＩＩｌｕ
ｌａｔｉｏｎ　Ｄｕｅ　Ｔｏ　ＰｉｎｅＰｈａｓｅ　Ｃ
ｏｍｐｏｎｅｎｔ″に記載されている。

サンプルおよび留保回路４４は、グリッチに誘発された
誤差が存在しないときにアナログ信号５６をサンプルす
ることによって、非線形ＤＡＣ４２内のグリッチによっ
て誘発されるスパーを緩和する。サンプルおよび留保回
路４４は、非線形ＤＡＣ４２のクロックレイトの際の少
量だが繰返される誤差のパターンを有する。これらの誤
差はクロックの倍数であり、予め定められた周波数のア
ナログ出力信号５８を提供するための、疑似周波数成分
が抑制されそしてグリッチによって誘発されたスパーが
緩和されるようなバッファ増幅器およびフィルタ４６内
のフィルタによって濾過される。

クロック４５は、位相アキュムレータ４０の演算と、粗
い成分アキュムレータ４８のＣビット出力５４を非　６ 線形ＤＡＣ４２ヘレジスタすることと、サンプルおよび
留保回路４４によるアナログ信号５６のサンプリングと
をクロックする。

位相アキュムレータ４０は１つの集積回路チップ内で動
作する。非線形ＤＡＣ４２とサンプルおよび留保回路４
４は第２の集積回路チップ内で動作し、そしてバッファ
増幅器およびフィルタ４６は第３の集積回路チップ内で
動作する。

これら３つの集積回路チップの間の内部の相互連結は、
位相アキュムレータチップと非線形ＤＡＣを有するチッ
プの間のちょうど４つのラインから構成されるが、非線
形ＤＡＣチップとバッファ増幅器およびフィルタチップ
の間には単一のラインが存在する。これは自己検査およ
び故障分離を著しく簡易化する。非常に高速度の回路の
故に、相籠連結は薄膜ハイブリッド実装方法を志向する
伝送ラインでなければならない。３つのチップはすべて
、個別のＧ、Ａ、素子の存在を使用して具体化される。

　７

【図面の簡単な説明】

第１図は従来の技術のダイレクトデジタル周波数シンセ
サイザのブロック図、第２図は本発明のダイレクトデジ
タル周波数シンセサイザのブロック図である。 ４０・・・位相アキュムレータ、４２・・・非線形ＤＡ
Ｃ、４４・・・サンプルおよび留保回路、４８・・・粗
い成分アキュムレータ、５０・・・細かい成分アキュム
レータ。

Claims (6)

【特許請求の範囲】
1. （１）デジタル周波数ワードの粗い位相成分を累算する
   ためのｃビットの粗い成分アキュムレータと、 デジタル周波数ワードの細かい位相成分を累算するため
   の手段と、 予め定められた値を超過する累算された細かい位相成分
   に応じた粗い成分アキュムレータを増加するための手段
   と、 粗い成分アキュムレータ内で累算されたｃビットを前記
   予め定められた周波数のアナログ波形に変換するための
   ｃビットの非線形のデジタルからアナログへの変換器と
   、 アナログ波形内での疑似周波数成分の発生を、粗い成分
   アキュムレータが前記増加手段によって増加する率をラ
   ンダムにディザ（ｄｉｔｈｅｒ）することによって抑制
   するための手段とを具備する、累算されたときに予め定
   められた周波数の周期的波形の位相を示す累算されたデ
   ジタル周波数ワードから前記予め定められた周波数のア
   ナログ波形を発生させるための周波数シンセサイザ。
2. （２）“ｃ”が４に等しい、請求項１記載の周波数シン
   セサイザ。
3. （３）非線形のデジタルからアナログへの変換器内で誘
   発されたどんなグリッチ（ｇｌｉｔｃｈ）誤差をも、グ
   リッチに誘発された誤差が存在しないときにアナログ波
   形をサンプリングすることによって軽減するための非線
   形のデジタルからアナログへの変換器の出力に結合され
   たサンプルおよび留保手段をさらに具備する請求項１記
   載の周波数シンセサイザ。
4. （４）デジタル周波数ワードの位相成分を累算するため
   のｍビットの累算手段と、 ｍビットの累算手段内で累算された最上位ビットｎのみ
   を予め定められた周波数のアナログ波形に変換するため
   の、“ｎ”は少なくとも２であり、ｍはｎよりも大きい
   ｎビットの非線形のデジタルからアナログへの変換器と
   を具備する、累算されたときに前記予め定められた周波
   数の周期的波形の位相を示す累算されたデジタル周波数
   ワードから前記予め定められた周波数のアナログ波形を
   発生させるための周波数シンセサイザ。
5. （５）“ｎ”が４に等しい、請求項４記載の周波数シン
   セサイザ。
6. （６）非線形のデジタルからアナログへの変換器内に誘
   発されたどんなグリッチ誤差をも、グリッチに誘発され
   た誤差が存在しないときにアナログ波形をサンプリング
   することによって軽減するための非線形のデジタルから
   アナログへの変換器の出力に結合されたサンプルおよび
   留保手段をさらに具備する請求項４記載の周波数シンセ
   サイザ。