JPH03116254A - 画像用記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はビットマツプデイスプレィ、プリンタバッファ
等、−度にアクセスできるデータ量よりも１画素のデー
タ量の方が少なく一度のアクセスで複数の画素にアクセ
スでき１画素単位での書き換えを高速に行う必要のある
画像データ用の記憶装置に関する。

〔従来の技術〕

従来、２次元画像データを記憶、再生する画像記憶装置
において、画像の任意位置での、定まった寸法の、矩形
領域（ｍＸｎ）の画像データを、画像記憶手段への一回
のアクセスで、同時に読み書きするためには、特開昭６
０−１９８６５２号公報に論じられているように、同時
にそれぞれ１画素分のデータをアクセスできる（ｍＸｎ
）個のメモリブロックと、各メモリのデータ信号線の順
序をＸ方向、およびｙ方向にサイクリックに入れ換えて
つなぐデータ回転手段と、矩形領域の位置を指定する座
襟値（ｘ、ｙ）から、各メモリへのアドレスとデータ回
転手段への制御信号を生成する商剰余変換手段とを用い
ていた。

〔発明が解決しようとする課題〕

上記従来技術はＬＳＩパッケージ数について配慮がされ
ておらず、実装面積が大きくなる、という問題があった
。

また、上記従来技術は、画像の任意位置での。

定まった寸法の矩形領域へのアクセスを読み出し時のみ
について行うものであり書き込み時についての配慮が無
く、アクセスを行う単位の一部の画素のみを書き換える
場合、アクセスを行う単位に元からあったデータを読み
出し、書き換える画素のみを書き換えた後、書き戻さな
ければならなかった・ 本発明は上記従来技術を実現する場合にＬＳＩパッケー
ジ数が多くなるという問題点を解決する方法を提供する
ことを目的とする。

本発明の他の目的は、画像の任意位置での、定まった寸
法の矩形領域へのアクセスを書き込み時によいても行う
ことによりアクセスを行う単位の一部の画素のみを書き
換えるという場合を少なくし、アクセス回数を減少させ
ることにある。

〔課題を解決するための手段〕

上記のＬＳＩパッケージ数の増加を抑えるという目的を
達成するために、本発明においては、ＤＲＡＭにアドレ
スに対するインクリメント入力を設け、このアドレスイ
ンクリメント信号を画像処理手段が作成するようにした
ものである。アドレスインクリメント信号を画像処理手
段が作成するためには、画像処理手段がＤＲＡＭパッケ
ージのアドレス入力にロウアドレスストローブ信号の立
ち下がり時には、Ｘアドレスの上位ビットを出力し、カ
ラムアドレスストローブ信号の立ち下がり時には、Ｘア
ドレスの上位ビットを出力するようにし、画像処理手段
内にＸアドレスの下位ビットと複数の固定値との大小を
比較する複数の第１大小比較手段と、Ｘアドレスの下位
ビットと複数の固定値との大小を比較する複数の第２大
小比較手段を設け、ロウアドレスストローブ信号の立ち
下がり時に複数の第２大小比較手段の出力を出力し、カ
ラムアドレスストローブ信号の立ちさがり時に複数の第
１大小比較手段の出力を出力するようにしたものである
。さらにパッケージ数を削減するため、本発明において
はデータ回転手段を画像処理手段のパンケージ内に取り
込む。本発明の他の目的である、画像の任意位置での、
定まった寸法の矩形領域へのアクセスを書き込み時につ
いても行うためには、データ回転手段の入力としてメモ
リパッケージの出力データと画像処理手段の出力データ
とを取れるようにし、データ回転手段の出力をメモリパ
ッケージと画像処理手段のどちらも入力できるようにし
、データの回転方向を読み込みサイクルか書き込みサイ
クルかによって切り替えるようにしたものである。

〔作用〕

上記構成により、アドレスインクリメント入力付きＤＲ
ＡＭのアドレスインクリメント信号はロウアドレススト
ローブ信号の立ち下がり時には複数の第２大小比較手段
の出力となり、カラムアドレスストローブ信号の立ち下
がり時には複数の第１大小比較手段の出力となる。それ
によってメモリセルのロウアドレスは、Ｘアドレス下位
ビットにＸアドレス下位ビットと固定値との比較結果を
足したものとなり、カラムアドレスは、Ｘアドレス上位
ビットにＸアドレス下位ビットと固定値との比較結果を
足したものとなり、それぞれのメモリパッケージのアク
セスすべきメモリセルを選択することができるので、メ
モリアドレスが異なる領域にまたがるアクセスを一回の
メモリサイクルで行うことができる。さらにデータ回転
手段は入力としてメモリパッケージの出力データと画像
処理手段の出力データとを取れ、データ回転手段の出力
をメモリパッケージと画像処理手段のどちらも入力でき
、データの回転方向が読み込みサイクルか書き込みサイ
クルかによって切り替わる。それにより画像処理手段の
一つの入出力データ線に常に一度に入出力される領域内
の同じ位置の画像データを対応させることができる。

〔実施例〕

以下、本発明の一実施例を第１図により説明する。本実
施例は画像メモリにＤＲＡＭを使用し、画像記憶装置へ
の一回のアクセスで画像の任意位ｉｎでの定まった寸法
の正方形の領域（２°Ｘ２’画素）の画像データを読み
書きできる画像処理装置を与えるものである。領域の一
辺の長さを２°画素に特化したのは、公知例に示される
商剰余計算回路を無くすことができるからである。以下
の説明では領域の一辺の長さを２２とし、グラフィック
プロセッサの１６ビツトの入出力データをＤ（ｍ、ｎ）
（ｍ＝ｏ〜３．ｎ＝ｏ〜３）、位置（ｘｔｙ）の１ビツ
トで表される画素値をＩ（ｘｔｙ）とすると、Ｄ　（ｍ
、ｎ）に１位置（ｘ十ｍｔ　ｙ十〇）の画素値Ｉ　（ｘ
　＋　ｍ　、　ｙ　＋　ｎ　）が入出力されるような画
像メモリシステムを開示する。

第１図において１はＤＲＡＭのロウアドレスストローブ
信号（／ＲＡＳ）とカラムアドレスストローブ信号（／
ＣＡＳ）を出力すると同時に、アドレス信号として／Ｒ
ＡＳの立ち下がり時にｙの２２以上のビットを出力し／
ＣＡＳの立ち下がり時にＸの２２以上のビットを出力し
、後述するアドレスインクリメント入力付きＤＲＡＭ１
００〜１３３のインクリメント信号を出力し、１６ビツ
トの画像データを入出力するグラフィックプロセッサ、
１００．１０１．１０２．１０３．１１０゜１１１．１
１２，１１３，１２０．１２１．１２２．１２３．１３
０．１３１．１３２．１３３はアドレス入力に対するイ
ンクリメント入力端子を持つＤＲＡＭパッケージであり
、第４図にその内部ブロック図を示す。

第４図において、２０はアドレス入力（ＡＤＤＲＥＳＳ
）の値にアドレスインクリメント入力（ＩＮＣ）の値を
足したものを出力するインクリメンタ、２０Ａはその出
力信号、２１は通常のＤＲＡＭでありアドレス入力２Ｏ
Ａの値をロウアドレスストローブ（／ＲＡＳ）の立ち下
がり時、カラムアドレスストローブ（／ＣＡＳ）の立ち
下がり時にラッチしたものがＤＲＡＭ２１内のメモリセ
ルを選択するロウアドレス、カラムアドレスとなる。Ｄ
　ＲＡ　Ｍ　１　ｊ　ｉ　　（ｉ　−０〜３．ｊ＝ｏ〜
３）のロウアドレスがｋ、カラムアドレスがＱで指定さ
れるメモリセルには、位置（ＱＸ４＋ｉ。

ｋＸ４＋ｊ）の画素値が入る。２は、Ｘアドレス下位２
ビツトＲとＸアドレス下位２ビツトＳに従いＤＲＡＭ１
００〜１３３の入出力データをサイクリックに入れ換え
てグラフィックプロセッサ１の入出力データとつなぐロ
ーデータである。

以下１本実施例の動作を第２図により説明する。

第２図はｘ＝２．ｙ＝２のときの例であり（、）は画像
データを示す概念図、（ｂ）は画像メモリパッケージご
とのアドレスとアクセスされる画素を示す概念図、（Ｑ
）はグラフィックプロセッサ１の入出力データを示す概
念図である。

グラフィックプロセッサ１は各メモリパッケージ１００
〜１３３に対しアドレスインクリメント信号２００〜２
３３Ｃを出力し、メモリパッケージ１００〜１３３を、
アクセスされるメモリセルのアドレスが異なる４つの群
に分ける（第２図（ｂ））、５はメモリｌｊｉ　　（ｉ
＝ｏ〜Ｒ−１゜ｊ＝ｏ−８−１）から成るメモリ群１で
ありロウ置（４（Ｐ＋１）＋ｉ、４　（Ｑ＋１）＋ｊ）
の画素イ直ｒ　（４（Ｐ＋１）　＋ｉ、４　（Ｑ＋１）
＋ｊ）がアクセスされる。６はメモリ１ｊｉ（ｉ＝Ｒ〜
３、ｊ＝ｏ−８−１）から成るメモリ群２でありロウア
ドレスはＱ＋１、カラムアドレスはＰで位置（４Ｐ＋ｉ
、４　（Ｑ＋１）＋ｊ）の画素値Ｔ（４Ｐ＋ｉ、４　（
Ｑ＋１）＋ｊ）がアクセスされる。７はメモリｌｊｉ　
　（ｉ＝ｏ〜Ｒ−１，、ｊ＝Ｓ〜３）から成るメモリ群
３でありロウアドレスはＱ、カラム７ドレスはＰ＋１で
位置（４（Ｐ＋１）＋ｉ、４Ｑ＋ｊ）の画素値Ｉ　（４
（Ｐ＋１）＋ｉ。

４　Ｑ　＋　ｊ　）がアクセスされる。８はメモリ１ｊ
ｉ（ｉ＝Ｒ〜３．ｊ＝Ｓ〜３）から成るメモリ群４であ
りロウアドレスはＱ、カラムアドレスはＰで位置（４Ｐ
＋ｉ、４Ｑ＋ｊ）の画素値Ｉ　（４Ｐ十ｉ、４Ｑ＋ｊ）
がアクセスされる。ここでＲ＝０のときにはメモリ群１
と３が無くなり、Ｓ＝Ｏのときにはメモリ群１と２が無
くなる。

ローデータ２はメモリ１００〜１３３の入出力−ムタＭ
　（０，Ｏ）〜Ｍ　（３，３）とグラフィックプロセッ
サ１の入出力データＤ　（０，Ｏ）〜Ｄ（３，３）とを
次式に従ってつなぐ。

Ｄ（ｍ、ｎ）＝Ｍ（（ｍ＋Ｒ）ｍｏｄ４．　（ｎ＋ｓ）
ｍｏｄ４）　　　（式１）その結果、位置（ｘ、ｙ）の
画素値をＩ（ｘ、ｙ）とするとＤ　（ｍ、ｎ）は Ｄ（ｍ、ｎ） ＝　Ｍ　（（ｍ＋Ｒ）ｍｏｄ４　、　（ｎ’ｓ）ｎ＋ｏ
ｄ４）Ｉ（４（Ｐ＋１）＋（ｍ＋Ｒ−４）　、４（Ｑ＋
１）＋（ｎ＋ｓ−４））（ｍ＝−４））（、ｎ：４−３
−３のとき、メモリ群１）Ｉ（４Ｐ＋（ｍ＋Ｒ）、４（
Ｑ＋１）＋（ｎ＋５−４））＝　　　（ｏ＋＝ｏ−３−
Ｒ，ｎ：４−５−３のとき、メモリ群２）Ｉ（４（Ｐ＋
１）＋（＋ｍ＋Ｒ−４）、４Ｑ＋（ｎ＋ｓ））（ｍ＝４
−Ｒ＝３．ｍ＝ｏ−３−３のとき、メモリ群３）Ｉ（４
Ｐ＋（ｎ＋＋Ｒ）、４Ｑ＋（ｎ＋ｓ））（ｍ＝０−３−
Ｒ，ｎ：ｏ−３−５のとき、メモリ群４）＝　Ｉ　（４
Ｐ＋　（ｗ＋Ｒ）　、　４Ｑ＋　（ｎ’ｓ）（ｍ＝ｏ−
３，ｍ＝ｏ−３のとき） ＝Ｉ（ｘ＋ｍ、　ｙｅｎ）　　　　　　　　　　（式２
）となり、グラフィックプロセッサ１の入出力デー智、
（ｍ、ｎ）には位置（ｘ＋ｍ、ｙｅｎ）の画素値（Ｉ　
（ｘ＋ｍ、ｙｅｎ）が入出力される（第２図（Ｃ））。

次にグラフィックプロセッサ１内部の機能ブロックを第
３図により説明する。第３図において１０はグラフィッ
クプロセッサ１全体の動作を制御するシーケンサ、１１
はグラフィックプロセッサ１の動作を記憶したマイクロ
プログラムＲＯＭであり、シーケンサ１０は、マイクロ
プログラムＲＯＭＩＩの内容に従いグラフィックプロセ
ッサｌを動作させる。１２は画像メモリ１００〜１３３
から読み込んだデータを操作するデータ操作部、１３は
画像のｘ、ｙアドレスを計算するアドレス計算部である
。１４はアドレスイングリメン１〜入力を持つＤＲＡＭ
の制御信号を作成するＤＲＡＭ制御部、１５はアドレス
計算部１３が作成したＸアドレス下位２ビツトとＸアド
レス下位２ビツトとＤＲＡＭ制御部１４が作成するアド
レスマルチプレックス信号から、アドレスインクリメン
ト入力付きＤＲＡＭに対するアドレスインクリメント信
号テを作成するアドレスインクリメント信号作成部、１
６はＸアドレスの２２　ビット以上とＸアドレスの２２
　　ビット以上をＤ　ＲＡ　Ｍ制御部が作成するアドレ
スマルチプレックス信号ＭＰＸにより切り替え、それぞ
れＤＲＡＭのローアドレス、カラムアドレスとして出力
するアドレスセレクタである。

次にグラフィックプロセッサ１内のＤＲＡＭ制御部１４
とアドレスインクリメント信号作成部１６を詳しく説明
する。

ＤＲＡＭ制御部１４はＤＲＡＭ制御のための信号／ＲＡ
Ｓ、／ＣＡＳ、／○Ｅ、／ＷＥおよびアドレス信号に出
力するロウアドレスとカラムアドレスを切り替える信号
であるアドレスマルチプレックス信号ＭＰＸを作成する
。尚、第１図にはＤＲＡＭ制御のための信号は書いてい
ない。ＭＰＸは／ＲＡＳの立ち下がり時には“１”で／
ＣＡＳの立ち下がり時には“Ｑ　Ｉｔのレベルを取るも
のとする。アドレス信号にはＭＰＸが“１”のときには
Ｘアドレスの２２以上のビットＱを出力し。

ＭＰＸが“Ｏ”のときにはＸアドレスの２２以上のビッ
トＰを出力する。

次に、第６図によりアドレスインクリメント信号作成部
１５を説明する。第６図において３０．３１．３２は定
数１１０　ＩＩ、１”、ＬＬ　２　ＩＩとＸアドレスの
下位２ビツトＲを比較し、Ｘアドレスの下位２ビツトＲ
が定数よりも大きければ１″′を出力し、それ以外の時
には１１０１１を出力するコンパレータであり、その真
理値表と一実施例が同図（ｂ）に示されている。４０．
４１．４２はコンパレータ３０．３１．３２と同様であ
るがＸアドレスの下位２ビツトＲの代わりにＸアドレス
の下位２ビツトＳを入力する。２００．２０１゜２０２
．２０３．２１０．２１１．２１２，２１３゜２２０．
２２１．２２３．２３０．２３１．２３２はＭＰＸが“
１″のときには３０Ｃ１３１Ｃ１３２Ｃまたは“０″を
選択し１ＭＰＸが“Ｑ　ＩＩのときには４０Ｃ１４１Ｃ
１４２Ｃまたは“０．・□”を選択するセレクタであり
、セレクタの出力２００Ｃ〜２３２ＣはＤＲＡＭ１１０
〜１３２のアドレスインクリメント入力に入る。ＤＲＡ
Ｍ１３３のアドレスインクリメント入力は１１０″′固
定とする。

あるいはＤＲＡＭＩ　３３だけ通常のＤＲＡＭを使用し
、ＤＲＡＭ１３３に対するアドレスインクリメント入力
を出力しないようにしても良い。これによりＸアドレス
の２２以上のビットＱに４０Ｃ１４１Ｃ１４２Ｃの信号
値を足した値がＤＲＡＭ１００〜１０３．１１０〜１１
３，１２０〜１２３のロウアドレス、Ｘアドレスの２２
以上のビットＱが１３０〜１３３のロウアドレスとなり
、Ｘアドレスの２２以上のビットＰに３０Ｃ１３１Ｃ１
３２Ｇの信号値を足した値がＤＲＡＭ１００〜１３０，
１０１〜１３１，１０２〜１３２のカラムアドレス、Ｘ
アドレスの２２以上のビットＰが１０３〜１３３のカラ
ムアドレスとなる。アドレスインクリメント入力付きＤ
ＲＡＭの制御信号／ＲＡＳ、／ＣＡＳとアドレスマルチ
プレックス信号ＭＰＸとメモリアドレスＡＤＤＲＥＳＳ
とアドレスインクリメント信号ＩＮＣとインクリメンタ
２０の出力２０Ａのタイムチャートを第５図に次にロー
データ２の動作を第７図により説明する。６０はグラフ
ィックプロセッサのデータ出力Ｄ（ｍ、ｎ）を入力する
バッファ、６１はＤＲＡＭ１００〜１３３のデータ出力
Ｍ　（０，Ｏ）〜Ｍ（３，３）を入力するバッファ、６
２はグラフィックプロセッサ１のデータ人力Ｄ　（０，
Ｏ）〜Ｄ（３，３）を出力する３ステートバツフア、６
３１：！ＤＲＡＭ１００〜１３３（７）データ人力Ｍ（
０゜０）〜Ｍ（３，３）を出力する３ステートバツフア
、６４はセレクト信号１０ＥがＬＬ　Ｏ”のときにはバ
ッファ６１の出力を選択し、１０Ｅが１′″のときには
バッファ６０の出力を選択し出力するセレクタ、６５は
１０ＥがＩＩ　ＯＩ）のときにはＸアドレスの下位２ビ
ツトＲをそのまま出力し１０Ｅが１”のときにはＸアド
レスの下位２ビツトＲの２の補数を取った値（（−Ｒ）
ａ＋ｏｄ４　）を出力する乗算回路であり同図（ｂ）に
その一実施例が示されている。同図（ｂ）においてＲＯ
はＸアドレス２°ビツト、Ｒ１は２１ビツト、Ｔｏは出
力のは６Ｓと同様の乗算回路であるが、Ｘアドレスの下
位２ビツトＲの代わりにＸアドレスの下位２ビツトＳを
入力する。６７はバレルシフタを組合せた回路であり同
図（Ｃ）にその一実施例が示されテイル。同図（Ｃ）に
おイテ、７ｏ、７１．７２．７３はセレクタ６４の出力
Ａ　（０，Ｏ）〜Ａ（３゜３）を乗算回路６５の出力Ｔ
に従ってサイクリックに入れ換えてつなぐバレルシフタ
、８０．８１．８２．８３はバレルシフタ７０．７１．
７２．７３の出力Ｂ　（０，Ｏ）　〜Ｂ　（３，３）を
乗算回路６６の出力Ｕに従ってサイクリックに入れ換え
てつなぐバレルシフタである。バレルシフタ８０〜８３
の出力をＣ（０，０）＝Ｃ（３，３）としたときの、バ
レルシフタ７０〜８３の動作を以下に式で示す。

Ｂ（ｇ、ｈ）”Ａ（（ｇ＋Ｔ）ｍｏｄ４．ｈ）　　　　
　　　　　　　　　　　　　（式３）％式％） Ｃ（ｅ、ｆ）＝Ｂ（ｅ、　（ｆ＋Ｕ）ｍｏｄ４）　　　
　　　　　（式４）（ｅ＝ｏ、１，２，３．ｆ＝ｏ、１
，２．３）その結果、グラフィックプロセッサからメモ
リへの書き込み時（／○Ｅ　＝　”　１　”　）にはＭ
（ｌ、ｊ）＝Ｃ（ｉｊ） ＝Ｂ（ｉ、（ｊ−３）ｒｎＯｄ４） ＝Ａ　（（ｉ−Ｒ）ｍｏｄ４．　（ｊ−５）ｍｏｄ４）
＝Ｄ（（ｉ−Ｒ）ｍｏｄ４．　（ｊ−３）ｍｏｄ４）と
なり、　ｍ＝（ｉ−Ｒ）ｍｏｄ４．ｎ：（ｊ−５）ｍｏ
ｄ４と置くとＤ　（ｍ　、　ｎ）＝Ｍ　（（＋＋＋＋Ｒ
）ｍｏｄ４　、　（ｎ’ｓ）ｍｏｄ４　）　　　　（式
５）となる。ＤＲＡＭ１００〜１３３からグラフィック
プロセッサ１への読み込み時（１０Ｅ＝　”Ｏ”　）に
は Ｄ（ｍ、ｎ）＝Ｃ（ｍ、ｎ） ＝Ｂ（ｍ、　（ｍｉｓ）ｍｏｄ４） ＝Ａ（（ｍ＋Ｒ）ｍｏｄ４．　（ｎ’ｓ）ｍｏｄ４）＝
Ｍ（（ｍ＋Ｒ）ｍｏｄ４．　（ｎ’ｓ）ｍｏｄ４）　　
　　（式６）となり、書き込み時、読み込み時共、グラ
フィックプロセッサ１の入出力Ｄ　（０，Ｏ）〜Ｄ（３
゜３）　トＤＲＡＭ１００〜１３３（７）入出力Ｍ（０
゜Ｏ）〜Ｍ　（３，３）が式１に示す関係でつながる。

本実施例によればアドレスインクリメンタという簡単な
回路をＤＲＡＭパッケージ内に付加するだけで外部回路
の増加を抑え画像の任意位置での、定まった寸法の画像
データを一回のメモリサイクルで読み書きできる。さら
にローデータ２をグラフィックプロセッサ１のパッケー
ジ内部に取り込めば、従来のワード境界があるメモリシ
ステムと同じパッケージ数で画像の任意位置での、定ま
った寸法の画像データを一回のメモリサイクルで読み書
きできる。また１本実施例では、正方形の領域を一度に
アクセスするので、左右９０度の回転が簡単に行える。

例えば右９０度の回転を行うにはグラフィックプロセッ
サが読み込んだデータをＤＩ　（０，Ｏ）〜ＤＩ　（３
，３）、書き込むデータをＤｏ　（０，Ｏ）〜Ｄｏ　（
３，３）とするとＤＯｂ＋ｊ）＝ＤＩ（ｊ＋３−ｘ）　
　　　　　　　（式７）％式％） となるようにグラフィックプロセッサ１内のデータ操作
部（第３図１２）でデータを入れ換えるだけで良い。し
かも、−度にアクセスできる領域の度にアクセスできる
領域の境界が決まっていた記憶装置では、９０度の回転
に都合の良いように、−度にアクセスできる領域を正方
形とした場合、Ｘ方向にもＸ方向にもアクセス単位の境
界ができてしまい、９０度の回転を行う元の画像の領域
と書き込む領域が共に一度にアクセスできる領域の境界
でしか指定できないという問題があった。

本実施例では画像のＸ＋’ｊアドレスを指定すると位置
（ｘ、ｙ）と（ｘ＋３．ｙ＋３）を対角とする１６画素
を同時に読み書きできる１ビット／画素の画像メモリシ
ステムの例を示したが、同様の方法により位置（ｘ、ｙ
）と（Ｘ＋２°−１，Ｘ＋２°−１）を対角とする２２
°画素を同時に読み書きできるｂビット／画素の画像メ
モリ装置も実現できる（ａ、ｂは正の整数）６本実施例
によれば、ウィンドウシステムにおいて多用される画素
単位で指定される矩形領域の転送をワード境界を意識せ
ずに行うことができる。また１画像メモリ上の同時に読
み書きできる領域が正方形で、しかも従来例のようなＸ
方向にもＸ方向にもアクセス単位の境界ができると言っ
た問題も生じないのでなので、画像の左右９０度の回転
を簡単に行うことができる。

〔発明の効果〕

本発明によれば、−度にアクセスできる単位の境界が無
く、たとえば画像の転送を行う場合、転送元の画像デー
タをそのまま転送先に書き込むことができるので、画像
処理手段内での処理を高速化でき、また画像処理手段の
機能を簡素化してもシステム全体としては同じ機能を実
現できる。また、任意の位置からのデータにアクセスす
ることができるので、不要なデータにアクセスしない分
、メモリアクセス回数を減らすことができ、全体の処理
を高速化できる。この効果は画像メモリへの書き込み時
に特に大きい。また、−度にアクセスできる領域が正方
形で、しかも従来例のようなＸ方向にもＸ方向にもアク
セス単位の境界ができると言った問題も生じないので画
像の左右９０度の回転を簡単に行うことができる。

【図面の簡単な説明】

第１図は本発明の１′Ｉ＃目の実施例のブロック図、第
２図は１番目の実施例の動作を表す概念図、第３図はグ
ラフィックプロセッサのブロック図、第４図はアドレス
インクリメント入力付きＤＲＡＭのブロック図、第５図
はＤＲＡＭ制御信号のタイムチャート、第６図はアドレ
スイングリメン１ル信号作成部のブロック図、第７図は
ローデータのブロック図である。 １・・・グラフィックプロセッサ。 ２・・・ローデータ、 １００〜１３３・・・アドレスインクリメント人力付き
ＤＲＡＭ、 ２０・・・インクリメンタ。 ２１・・・ＤＲＡＭ、 ３０〜３２．４０〜４２・・・コンパレータ、２００〜
２３３・・・セレクタ。 纂 図 纂 閏 纂 ４ 図 稟 δ 図 （ｂ）コンパレータの一爽潰り刊 尺Ｏ 尺１ σｒ Ｔ。 １ 第７図（％） （Ｃ）回路６γのブロック図

Claims (1)

1. 【特許請求の範囲】 １、ダイナミックランダムアクセスメモリ（以下、ＤＲ
   ＡＭと呼ぶ）を用いた画像データ用の記憶装置において
   、画像の画素単位でのｘ、ｙアドレスを生成しｘアドレ
   スの下位ビットと固定値との大小を比較する複数の第１
   大小比較手段とｙアドレスの下位ビットと固定値との大
   小を比較する複数の第２大小比較手段とを内蔵し、ＤＲ
   ＡＭの制御用にロウアドレスストローブ信号とカラムア
   ドレスストローブ信号を出力し、アドレス線にロウアド
   レスストローブ信号の立ち下がり時にｙアドレス上位ビ
   ットを出力し、カラムアドレスストローブ信号の立ち下
   がり時にｘアドレス上位ビットを出力し、ＤＲＡＭのア
   ドレスインクリメント信号としてロウアドレスストロー
   ブ信号の立ち下がり時に複数の上記第２大小比較手段の
   出力を出力し、カラムアドレスストローブ信号の立ち下
   がり時に複数の上記第１大小比較手段の出力を出力する
   画像処理手段と、該画像処理手段からアドレスとアドレ
   スインクリメント信号を入力し、画像処理手段からのア
   ドレスにアドレスインクリメント信号を足した値をメモ
   リアドレスとするＤＲＡＭと、該ＤＲＡＭの入出力デー
   タと画像処理手段の入出力データとをｘ、ｙアドレスの
   下位ビットで指定される両素数だけサイクリックに入れ
   換えてつなぐデータ回転手段とから成ることを特徴とす
   る画像用記憶装置。 ２、上記画像処理手段と上記データ回転手段を一つのＩ
   Ｃパッケージに内蔵することを特徴とする請求項１記載
   の画像用記憶装置。 ３、画像データを処理する画像処理装置において、画像
   の画素単位でのｘ、ｙアドレスを生成し、ｘアドレスの
   下位ビットと固定値との大小を比較する複数の第１大小
   比較手段と、ｙアドレスの下位ビットと固定値との大小
   を比較する複数の第２大小比較手段とを有し、画像デー
   タ用記憶手段のロウアドレスストローブ信号とカラムア
   ドレスストローブ信号を出力し、該記憶手段のアドレス
   線にロウアドレスストローブ信号のオン時にｙアドレス
   上位ビットを出力し、カラムアドレスストローブ信号の
   オン時にｘアドレス上位ビットを出力し、アドレスイン
   クリメント信号としてロウアドレスストローブ信号のオ
   ン時に上記第２大小比較手段の出力を出力し、カラムア
   ドレスストローブ信号のオン時に上記第１大小比較手段
   の出力を出力することを特徴とする画像処理装置。 ４、画像データが記憶されるＤＲＡＭにおいて、画像処
   理手段からのアドレスとアドレスインクリメント信号が
   入力され、該アドレスに該アドレスインクリメント信号
   を足した値をメモリアドレスとすることを特徴とするＤ
   ＲＡＭ。 ５、請求項４記載のＤＲＡＭが上記アドレスインクリメ
   ント信号が入力される端子を有するパッケージにおさめ
   られていることを特徴とするＤＲＡＭ。