JPH03109743A

JPH03109743A - 電荷結合素子および該素子を備えた固体撮像素子

Info

Publication number: JPH03109743A
Application number: JP1248531A
Authority: JP
Inventors: Arata Toyoda; 新豊田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-09-25
Filing date: 1989-09-25
Publication date: 1991-05-09
Anticipated expiration: 2016-06-25
Also published as: JP3179080B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コ本発明は電荷結合素子および該素子を備えた固体撮像素
子に関し、特に、使用するチップ上での面積を減少させ
つつ転送可能電荷量を減少せしめないようにした電荷結
合素子および該素子を用いる固体撮像素子に関する。

［従来の技術］電荷結合素子は、固体撮像素子等の用途に広く用いられ
ているが、従来、これは平面的構造を有するものであっ
たので、転送可能電荷量に制限を受けて、一定以下に小
型化することができなかった。この点について、近年、
小型化、微細化を強く要求されるようになってきた固体
撮像素子を例にあげて詳細に説明する。

第３図は、インターライン型の電荷結合素子を利用した
固体撮像素子の動作を模式的に示した平面図である。同
図に示されるように、受光部３１で光励起により発生し
た電荷は、矢印に従って垂直電荷転送部３２、水平電荷
転送部３３と順に転送され、出力アンプ３４を介して電
気信号として読み出される。

第４図は受光部から垂直電荷転送部へ電荷が読み出され
る方向に沿った部分の断面図であり、第５図は垂直電荷
転送部の電荷転送方向に沿った断面図である。第４図、
第５図において、４１はｎ型半導体基板、４２はｐ型ウ
ェル領域、４７はｎ型フォトダイオード領域、４４は、
ｎ型フォトダイオード領域４７からの光励起電荷を転送
する埋込みチャネルとして動作するｎ型電荷転送領域、
４８は各画素間の素子分離のためのｐ＋型チャネルスト
ップ領域、４５は半導体基板４１の表面に形成された絶
縁膜、４６は４相のクロックパルスφ１〜φ４で駆動さ
れ、電荷転送領域４４内の電位をコントロールする垂直
転送電極、４９は受光部以外に光が入射するのを防ぐ遮
光膜である。

なお、ｎ型フォトダイオード領域４７下のｐ型ウェル領
域４２は、ｎ型フォトダイオード領域４７からオーバー
フローした光励起電荷をｎ型半導体基板４１へ掃き出す
ために一部薄くなされている。

このような構造の固体撮像素子において、その解像度を
向上させるためには画素数を増加する必要があるが、一
方、コストの低減、およびビデオカメラの小型軽量化と
いう要望に応えるためには固体撮像素子のチップサイズ
を縮小しなければならない、これらの２つの要求を満た
すためには、各画素の面積は必然的に微細なものとなら
ざるをえず、そのため、各画素に入射する光量の減少、
すなわち信号電荷量の減少、感度の低下が惹起される。

また、各種ノイズは大幅には低減できないことから画素
の微細化はＳ／Ｎの低下を招く。

このような困難な事情を改善するためには単純に画素を
縮小していくのではなく、画素内における受光部の占め
る面積の割合（以下、開口率という）ができるだけ大き
くなる構造をとる必要がある。すなわち、無効領域であ
る各画素間の素子分離領域、あるいは垂直電荷転送部の
チャネル幅をできるだけ縮小すれば開口率を上げること
ができる。

このための技術としては、従来、まず素子分離領域を縮
小する技術として、例えば第６図に示すように、シリコ
ンの選択酸化法における通常の技術とは逆にバーズビー
ク４０ａを素子分離領域に食い込ませ、ｐ型ウェル領域
４２上に形成されたシリコン酸化膜４０の薄い部分にボ
ロンをイオン注入してｐ＋型チャネルストップ領域４８
を形成する技術がある。これによって通常の素子分離技
術に比べ飛躍的に素子分離領域を縮小させることができ
る。

一方、転送電荷量を低減させずに垂直電荷転送部の面積
を縮小することができる技術としては、全てのフォトダ
イオードから垂直電荷転送部へ一斉に信号電荷を読み出
す通常のインターライン型の変形として、水平ブランキ
ング期間内に、横１列のフォトダイオードの信号電荷の
みを垂直転送部へ読み出しそのまま水平電荷転送部へ転
送する方法がある。これは−船釣に「電荷掃きよせ素子
ノと呼ばれ、−回に１列の垂直電荷転送部が転送する信
号電荷がフォトダイオード１個分だけですむため、垂直
電荷転送部の幅を縮小することができる。

さらに、開口率を上げる他の手段としては、電荷結合素
子をフレームトランスファ型に用いる方法がある。第７
図は、この方式の固体撮像素子を模式的にあられした平
面図である。第７図に示されるようにこの方式では、イ
メージ部７１で光電変換され一定期間蓄積された光電変
換電荷は一旦蓄積部７２ａに移される。しかる後、蓄積
部７２ａに格納された光電変換電荷は一行分ずつ水平電
荷転送部７３ａへ転送され、該転送部７３ａおよび出力
アンプ７４を介して電気信号として出力される。

この方式によれば、開口率をほぼ１００％とすることが
できるので、開口率向上の面からは極めて有効な手段で
ある。

［発明が解決しようとする課題］上述した従来の固体撮像素子では、まず各画素間の素子
分離領域を縮小する方法では、第４図において、ｐ＋型
チャネルストップ領域４８の幅を仮置どれだけ縮小して
も、実質的な素子分離領域の縮小はｐｎ接合部に形成さ
れる空乏層の幅で制限されてしまうため、大幅な改善は
望めない。

また、信号電荷量を減少させずに垂直電荷転送部の幅を
縮小できる「電荷掃きよせ素子」を用いた場合、１回の
水平ブランキング期間内に全ての画素からの信号電荷の
転送を終了させなければならないために、転送周波数を
極めて高くしなければならな、い、従って、転送効率は
通常の電荷結合素子に比べて劣り、さらに配線に用いる
材料も通常の電荷結合素子に一般的に用いられているポ
リシリコンよりも低抵抗なものが必要となり、シリコン
プロセスとのマツチング性が悪いという製造上の問題も
ある。

また、フレームトランスファ型の固体撮像素子において
は、開口率は高くできるものの、イメージ部の外にこれ
と同等の面積を必要とする蓄積部を設けなければならな
いので、チップサイズが大きくなり、歩留まり高く製造
することが困難なものであった。

ここで、仮に電荷結合素子をその転送可能電荷量を低下
させることなく、その使用するスペースを減縮させるこ
とができれば、上記諸問題は解決する。

よって、本発明の目的とするところは、第１にチップ上
で占める面積を縮小しても信号電荷量を低減させないよ
うにした電荷結合素子を提供することであり、第２に、
チップサイズが縮小化されても、開口率を大きく維持す
ることができ、高解像度、高感度が可能な固体撮像素子
を実現することである。

［課題を解決するための手段］本発明の電荷結合素子は半導体基板に溝を形成し、該溝
の内側の半導体表面領域をその電荷転送領域とするもの
であり、また、本発明の固体撮像素子は、複数の受光部
と、該受光部に蓄積された光電変換電荷を受け取りこれ
を転送する上記構成の電荷結合素子とを備えたものであ
る。

［実施例］次に、本発明の実施例について図面を参照して説明する
。

第１図は、本発明の一実施例による電荷結合素子の断面
図である。同図に示すように、ｐ型ウェル領域１２が形
成されたｎ型シリコン半導体基板１１の表面に渭１３が
形成され、ｐ型ウェル領域１２の表面平坦部および溝１
３の内側の面にはｎ型電荷転送領域１４が形成されてい
る。ここでｎ型電荷転送領域１４は、例えば、リンを高
濃度に含んだシリカ膜等を形成した後、高温で熱処理し
てリンを拡散させる方法によって、あるいは斜めイオン
打ち込み法によって、形成することができる。さらに、
溝１３内側表面およびｐウェル領域１２の表面平坦部に
は絶縁膜１５を介して多結晶シリコンの垂直転送電極、
１６が形成されている。

垂直転送電極１６に４相のタロツクパルスφ１〜φ４を
印加することにより信号電荷は、各電極下のｎ型電荷転
送領域１４内を厘次右側へ転送される。

第１図のように構成された電荷結合素子においては、そ
の電荷転送領域が立体的に構成されているため、転送可
能電荷量を低下させることなく、そのチップ上での面積
を大幅に減縮することができる。

このような構造の電荷結合素子を、インターライントラ
ンスファ型固体撮像素子の垂直電荷転送部に用いるなら
ば、半導体基板表面の垂直電荷転送部の占める面積を小
さくしても、すなわち、各垂直電荷転送部の幅を狭くし
ても電荷転送領域は十分な面積を持っているため、転送
できる信号電荷量が減少することはない、従って、開口
率を極めて大きくとることができ、小さなチップサイズ
でも高解像度、高感度の固体撮像素子を実現することが
できる。

第２図（ａ）は、本発明の他の実施例を示すフレームト
ランスファ型固体撮像素子の概略平面図であり、第２図
（ｂ）はそのＸ−Ｙ線断面図である。第２図（ａ）にお
いて、第７図の従来例の部分と同等の部分には同一の参
照番号が付されているので、重複する説明は省略するが
、本実施例においては、蓄積部７２、水平電荷転送部７
３は溝内側の半導体基板の表面部分を電荷転送領域とし
ているのでその平面面積は、第７図のものより縮小され
ている。すなわち、第２図（ｂ）に示すように、ｎ型半
導体基板２１上のｐ型ウェル領域２２には溝２３が複数
本形成されており、溝内側の半導体基板表面領域および
半導体基板の表面平坦部にはｎ型電荷転送領域２４が形
成されている。

ｎ型電荷転送領域２４上には絶縁膜２５を介して蓄積部
転送型Ｖｉ！２６　ａ　、水平転送電極２６ｂが形成さ
れている。蓄積部は、第１図に示した電荷結合素子と同
様の構造を有するが、水平電荷転送部においては、渭１
３内に多数の水平転送電極２６ｂが設けられており、電
荷は溝の長手方向に沿って転送される。

この実施例によれば、イメージ部以外の電荷結合素子の
使用する平面面積を減少させることができるので、開口
率の高い固体撮像素子を小面積のチップによって実現す
ることができる。

［発明の効果コ以上説明したように、本発明による電荷結合素子は、半
導体基板に形成された溝の内側表面部分をその電荷転送
領域とするものであるので、本発明によれば、転送可能
な信号電荷量を低下させることなくチップ上での所要面
積を大幅に減縮することができる。従って、本発明によ
る電荷結合素子を集積化した際には、チップサイズを縮
小することが可能となり、製造時の歩留まりを向上させ
ることができる。

また、上記構成の電荷結合素子を光電変換電荷の転送手
段としてもつ固体撮像素子では、転送すべき信号電荷量
を低減させることなく、チッ、ブ表面における電荷結合
素子の占める面積を大幅に縮小することができるので、
チップサイズが縮小されても、固体撮像素子の開口率を
高く維持することことができ、その解像度、感度および
Ｓ／Ｎを低下せしめないようにすることができる。

【図面の簡単な説明】第１図は、本発明の一実施例を示す断面図、第２図（ａ
）は、本発明の他の実施例を示す概略平面図、第２図（
ｂ）は、そのＸ−Ｙ線断面図、第３図、第７図は、それ
ぞれ従来例を示す概略平面図、第４図、第５図は、第３
図の部分断面図、第６図は、第４図に示した従来例の製
造方法を説明するための断面図である。１１．２１．４１・・・ｎ型半導体基板、１２．２２．
４２・・・ｐ型ウェル領域、１３．２３・・・溝、　　
１４．２４．４４・・・ｎ型電荷転送領域、　　　　１
５．２５．４５・・・絶縁膜、１６．４６・・・垂直転
送電極、　　　２６ａ・・・蓄積部転送電極、　　　２
６ｂ・・・水平転送電極、４０・・・シリコン酸化膜、
　　　４０ａ・・・バーズビーク、　　４７・・・ｎ型
フォトダイオード領域、４８・・・ｐ＋型チャネルスト
ップ領域、　　４９・・・遮光膜、　　３１・・・受光
部、　　３２・・・垂直電荷転送部、　　　３３．７３
．７３ａ・・・水平電荷転送部、　　　　　３４．７４
・・・出力アンプ、７１・・・イメージ部、　　７２．
７２ａ・・・蓄積部。

Claims

【特許請求の範囲】

（１）半導体基板の表面に溝が形成され、該溝内部には
転送電極が形成され、前記溝内側の半導体基板の表面領
域には電荷転送領域が設けられている電荷結合素子。
（２）複数の受光素子と、該受光素子内に蓄積された光
電変換電荷を受け取りこれを転送する請求項１記載の電
荷結合素子とを備えた固体撮像素子。