JPH03100828A - 加算回路 - Google Patents
加算回路Info
- Publication number
- JPH03100828A JPH03100828A JP23722989A JP23722989A JPH03100828A JP H03100828 A JPH03100828 A JP H03100828A JP 23722989 A JP23722989 A JP 23722989A JP 23722989 A JP23722989 A JP 23722989A JP H03100828 A JPH03100828 A JP H03100828A
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- JP
- Japan
- Prior art keywords
- bit
- circuit
- bits
- exclusive
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004364 calculation method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は加算回路に関する。
（従来の技術）
最近、マイクロプロセッサ等の半導体集積回路装置は、
高速化、高性能化に目覚ましい発展をみせているが、そ
の発展は、その基本算術・論理演算回路の高速化に負う
ところが極めて大きい。
高速化、高性能化に目覚ましい発展をみせているが、そ
の発展は、その基本算術・論理演算回路の高速化に負う
ところが極めて大きい。
従来の加算回路は、下位ビットから上位ビット八と順次
演算していくのが一般的である。
演算していくのが一般的である。
第２図は従来の加算回路の一例を示しており。
２つの各４ビツトの入力信号の加算演算を行い５ビツト
を出力するものである。第２図において、１１は排他的
論理和、１２は論理和、１３は論理積。
を出力するものである。第２図において、１１は排他的
論理和、１２は論理和、１３は論理積。
Ａ１ないしＡ４は第１の入力信号、Ｂ１ないしＢ４は第
２の入力信号、Ｃ□ないしＣｓは第１の入力信号Ａ１〜
Ａ４と第２の入力信号８１〜Ｂ４の加算演算の出力信号
、Ｐ２ないしＰ＊−Ｑ２ないしＱ４−Ｒ＊ないしＲ４は
回路信号である。
２の入力信号、Ｃ□ないしＣｓは第１の入力信号Ａ１〜
Ａ４と第２の入力信号８１〜Ｂ４の加算演算の出力信号
、Ｐ２ないしＰ＊−Ｑ２ないしＱ４−Ｒ＊ないしＲ４は
回路信号である。
入力信号Ａ８とＢ、、Ａ、とＢ３．Ａ、とＢ、の排他的
論理和をそれぞれ回路信号Ｑ、、Ｑ、、Ｑ、とじ。
論理和をそれぞれ回路信号Ｑ、、Ｑ、、Ｑ、とじ。
入力信号Ａ３とＢ、、Ａ、とＢ、、Ａ、とＢ４の論理和
をそれぞれ回路Ｒ，，Ｒ，、Ｒ４とし、入力信号Ａ１と
Ｂユ９回路信号Ｐ２とＲ３１回路信号Ｐ３とＲ３の論理
積をそれぞれ回路信号ｐ、、ｐ、、ｐ、とし、入力信号
へ〇とＢよ２回路信号Ｐ２とＱ２１回路信号Ｐ、とＱ３
９回路信号Ｐ４とＱ４の排他的論理和をそれぞれ出力信
号ｃ、、ｃ、、ｃ、、ｃ４とし１回路信号Ｐ４とＲ４の
論理積を出力信号Ｃ６とする構成である。
をそれぞれ回路Ｒ，，Ｒ，、Ｒ４とし、入力信号Ａ１と
Ｂユ９回路信号Ｐ２とＲ３１回路信号Ｐ３とＲ３の論理
積をそれぞれ回路信号ｐ、、ｐ、、ｐ、とし、入力信号
へ〇とＢよ２回路信号Ｐ２とＱ２１回路信号Ｐ、とＱ３
９回路信号Ｐ４とＱ４の排他的論理和をそれぞれ出力信
号ｃ、、ｃ、、ｃ、、ｃ４とし１回路信号Ｐ４とＲ４の
論理積を出力信号Ｃ６とする構成である。
ｎビット（ｎは整数）の第１の入力信号Ａ ｋ（ｋ＝１
。
。
２、・・・ｎ）とｎビットの第２の入力信号Ｂｋ（ｋ＝
１．２．・・・ｎ）とを加算した（ｎ＋１）ビットの出
力信号をＣ，（ｋ＝１゜２、・・・ｎ＋１）とし、これ
を従来の加算回路で演算するときの演算方式を一般式で
示すと、 ＡＩｌ、１＝０ ・・・（Ａ−１＞Ｂ ｎ
、１＝ Ｏ・（Ａ−２） Ｐｌ ＝０ ・・・（Ａ−３）Ｐｉ−ｕ＝（
Ａｈ ＋ Ｂｈ）・（Ｐｋ）・・・（Ａ−４）Ｃｈ
＝（Ａｈ■Ｂｈ）６９（ｐｍ） ・（Ａ−５）但し、
ｋ＝１．２．・・・１十ｌ （＋・・・論理和、・・・・論理積、■・・・排他的論
理和）となり、下位ビットから上位ビットへと順次演算
していくものである。
１．２．・・・ｎ）とを加算した（ｎ＋１）ビットの出
力信号をＣ，（ｋ＝１゜２、・・・ｎ＋１）とし、これ
を従来の加算回路で演算するときの演算方式を一般式で
示すと、 ＡＩｌ、１＝０ ・・・（Ａ−１＞Ｂ ｎ
、１＝ Ｏ・（Ａ−２） Ｐｌ ＝０ ・・・（Ａ−３）Ｐｉ−ｕ＝（
Ａｈ ＋ Ｂｈ）・（Ｐｋ）・・・（Ａ−４）Ｃｈ
＝（Ａｈ■Ｂｈ）６９（ｐｍ） ・（Ａ−５）但し、
ｋ＝１．２．・・・１十ｌ （＋・・・論理和、・・・・論理積、■・・・排他的論
理和）となり、下位ビットから上位ビットへと順次演算
していくものである。
（発明が解決しようとする課題）
しかしながら、上記従来の加算回路は、下位ビットから
上位ビットへと順次演算していくため。
上位ビットへと順次演算していくため。
演算するビット数が多くなればなるほど、最上位のビッ
トの演算が終了するまでの時間が長くなり高速化を行う
うえで問題があった。
トの演算が終了するまでの時間が長くなり高速化を行う
うえで問題があった。
本発明は上記従来の問題を解決するものであり、演算す
るビット数が多くなっても演算を要する時間がほぼ７一
定な加算回路を提供することを目的とするものである。
るビット数が多くなっても演算を要する時間がほぼ７一
定な加算回路を提供することを目的とするものである。
（課題を解決するための手段）
本発明は上記目的を達成するために、ｎビット（但しｎ
は整数）の第１の入力信号とｎビットの第２の入力信号
との論理積を出力する回路と、前記第１の入力信号と前
記第２の入力信号との排他的論理和を出力する回路を有
し、第ｋ−１ビット（但しｋは整数）以下のビットで前
記排他的論理和が０”となる最上位ビット以上から第に
ビット以下までの前記論理積ビットの論理和の否定を第
にビットとして出力し、該出力と前記排他的論理和との
排他的論理和の否定を前記第１の入力信号と前記第２の
入力信号との加算結果として出力する構成としたもので
ある。
は整数）の第１の入力信号とｎビットの第２の入力信号
との論理積を出力する回路と、前記第１の入力信号と前
記第２の入力信号との排他的論理和を出力する回路を有
し、第ｋ−１ビット（但しｋは整数）以下のビットで前
記排他的論理和が０”となる最上位ビット以上から第に
ビット以下までの前記論理積ビットの論理和の否定を第
にビットとして出力し、該出力と前記排他的論理和との
排他的論理和の否定を前記第１の入力信号と前記第２の
入力信号との加算結果として出力する構成としたもので
ある。
（作 用）
したがって、上記のように加算回路を構成することによ
って、各ビットの演算が並列に実行され、各ビットの演
算が終了するのに要する時間がほぼ同時であり、演算す
るビット数が多くなっても演算終了までの時間が長くな
らず高速加算演算がなされる。
って、各ビットの演算が並列に実行され、各ビットの演
算が終了するのに要する時間がほぼ同時であり、演算す
るビット数が多くなっても演算終了までの時間が長くな
らず高速加算演算がなされる。
（実施例）
第１図は本発明の一実施例における加算回路の構成を示
すものであり、２つの各４ビツトの入力信号の加算演算
を行い５ビツトで出力するものである。第１図において
、１は排他的論理和、２は論理積、３は論理和の否定、
４は排他的論理和の否定、５はインバータ、６はスイッ
チであって、ゲート電圧“Ｏ”のときスイッチは導通す
る。
すものであり、２つの各４ビツトの入力信号の加算演算
を行い５ビツトで出力するものである。第１図において
、１は排他的論理和、２は論理積、３は論理和の否定、
４は排他的論理和の否定、５はインバータ、６はスイッ
チであって、ゲート電圧“Ｏ”のときスイッチは導通す
る。
Ａ１ないしＡ４は第１の入力信号、Ｂ１ないしＢ４は第
２の入力信号、Ｃ１ないしＣ５は第１の入力信号Ａ１〜
Ａ４と第２の入力信号Ｂ□〜Ｂ４の加算演算の出力信号
、ＳｏないしＢ４．Ｔ１ないしＴ４．ＵｌないしＵ、は
回路信号である。
２の入力信号、Ｃ１ないしＣ５は第１の入力信号Ａ１〜
Ａ４と第２の入力信号Ｂ□〜Ｂ４の加算演算の出力信号
、ＳｏないしＢ４．Ｔ１ないしＴ４．ＵｌないしＵ、は
回路信号である。
ｎビット（ｎは整数）の第１の入力信号Ａｋ（ｋ＝１゜
２、・・・ｎ）とｎビットの第２の入力信号Ｂｈ（ｋ＝
１，２．・・・ｎ）とを加算したｎ＋１ビットの出力信
号をＣｋ（ｋ＝１．２．・・・ｎ＋１）とし、これを第
１図の実施例の加算回路で演算するときの演算方式を一
般式で示すと、Ａ、、、＝Ｏ・・・（Ｂ−１） Ｂ□１；０ ・・・（Ｂ−２）Ｕｌ
冨１ ・・・（Ｂ−３）Ｓｋ＝Ａｂｔ
ｅＢｈ ”（Ｂ−４）Ｔｋ ＝Ａｋ−Ｂ、
・・・（Ｂ−５）Ｕ、、、＝（Ｔ１＋Ｔ、、
１＋・・・・・・Ｔｈ−ｚ＋Ｔｈ） ・・・（Ｂ−６
）（但し、１はＳ ＠ （ｍ＝ｔ ｅ ２． ・−・ｋ
） ”＝： ｏのときｍの最大値）Ｃｋ ＝（ｓｈ６
９ｕｈ） −（Ｂ−４）（ｋ＝１．２．・・・
ｎ＋１） となる、これは、各ビットの演算が並列に処理される演
算方式である。上記実施例では、入力信号Ａ１とＢ、、
Ａ、とＢ、、Ａ３とＢ、、Ａ、とＢ４の排他的論理和を
それぞれ回路信号ｓ、、ｓ、、ｓ３．ｓ。
２、・・・ｎ）とｎビットの第２の入力信号Ｂｈ（ｋ＝
１，２．・・・ｎ）とを加算したｎ＋１ビットの出力信
号をＣｋ（ｋ＝１．２．・・・ｎ＋１）とし、これを第
１図の実施例の加算回路で演算するときの演算方式を一
般式で示すと、Ａ、、、＝Ｏ・・・（Ｂ−１） Ｂ□１；０ ・・・（Ｂ−２）Ｕｌ
冨１ ・・・（Ｂ−３）Ｓｋ＝Ａｂｔ
ｅＢｈ ”（Ｂ−４）Ｔｋ ＝Ａｋ−Ｂ、
・・・（Ｂ−５）Ｕ、、、＝（Ｔ１＋Ｔ、、
１＋・・・・・・Ｔｈ−ｚ＋Ｔｈ） ・・・（Ｂ−６
）（但し、１はＳ ＠ （ｍ＝ｔ ｅ ２． ・−・ｋ
） ”＝： ｏのときｍの最大値）Ｃｋ ＝（ｓｈ６
９ｕｈ） −（Ｂ−４）（ｋ＝１．２．・・・
ｎ＋１） となる、これは、各ビットの演算が並列に処理される演
算方式である。上記実施例では、入力信号Ａ１とＢ、、
Ａ、とＢ、、Ａ３とＢ、、Ａ、とＢ４の排他的論理和を
それぞれ回路信号ｓ、、ｓ、、ｓ３．ｓ。
とし、入力信号Ａ１とＢ１． Ａ、とＢ、、Ａ３とＢ３
゜Ａ、とＢ４の論理積をそれぞれ回路信号Ｔ□、Ｔ２゜
Ｔ３．Ｔ４とし、回路信号Ｕ１は常時゛″１″で、Ｕ。
゜Ａ、とＢ４の論理積をそれぞれ回路信号Ｔ□、Ｔ２゜
Ｔ３．Ｔ４とし、回路信号Ｕ１は常時゛″１″で、Ｕ。
ないしＵ、は上記式（Ｂ−６）で演算信号を構成し。
回路信号Ｓ１とＵｌ、Ｓ、とＵ、、Ｓ、とＵ３．Ｂ４と
Ｕ４の排他的論理和の否定をそれぞれ出力信号Ｃ□。
Ｕ４の排他的論理和の否定をそれぞれ出力信号Ｃ□。
Ｃ，、Ｃ，、Ｃ４とし１回路信号ＵＳの否定を出力信号
Ｃｓとする回路構成である。
Ｃｓとする回路構成である。
（発明の効果）
本発明は上記実施例から明らかなように、本発明の加算
回路は、演算するビット数が多くなっても各ビットの演
算が並列に処理されるため、各ビットの演算終了までの
時間がほぼ同時であり高速加算演算が可能であるという
効果を有する。
回路は、演算するビット数が多くなっても各ビットの演
算が並列に処理されるため、各ビットの演算終了までの
時間がほぼ同時であり高速加算演算が可能であるという
効果を有する。
第１図は本発明の一実施例における加算回路の構成図、
第２図は従来の加算回路の構成図である。 １．１１・・・排他的論理和、 ２，１３は論理積、
３ ・・・論理和の否定、 ４・・・排他的論理和の否
定、 ５・・・インバータ、６ ・・・スイッチ、１２
・・・論理和。
第２図は従来の加算回路の構成図である。 １．１１・・・排他的論理和、 ２，１３は論理積、
３ ・・・論理和の否定、 ４・・・排他的論理和の否
定、 ５・・・インバータ、６ ・・・スイッチ、１２
・・・論理和。
Claims (1)
- ｎビット（但しｎは整数）の第１の入力信号とｎビット
の第２の入力信号との論理積を出力する回路と、前記第
１の入力信号と前記第２の入力信号との排他的論理和を
出力する回路を有し、第ｋ−１ビット（但しｋは整数）
以下のビットで前記排他的論理和が“０”となる最上位
のビット以上から第ｋビット以下までの前記論理積のビ
ットの論理和の否定の出力を第ｋビットとして、該出力
と前記排他的論理和との排他的論理和の否定を出力する
回路とで構成することを特徴とする加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23722989A JPH03100828A (ja) | 1989-09-14 | 1989-09-14 | 加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23722989A JPH03100828A (ja) | 1989-09-14 | 1989-09-14 | 加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03100828A true JPH03100828A (ja) | 1991-04-25 |
Family
ID=17012298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23722989A Pending JPH03100828A (ja) | 1989-09-14 | 1989-09-14 | 加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03100828A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9789220B2 (en) | 2010-05-19 | 2017-10-17 | Johnson & Johnson Vision Care, Inc | Ophthalmic lens disinfecting base |
| US9795704B2 (en) | 2010-05-19 | 2017-10-24 | Johnson & Johnson Vision Care, Inc | Ophthalmic lens disinfecting base |
| US10279057B2 (en) | 2012-05-31 | 2019-05-07 | Becton, Dickinson And Company | UV disinfection system for needleless connector |
-
1989
- 1989-09-14 JP JP23722989A patent/JPH03100828A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9789220B2 (en) | 2010-05-19 | 2017-10-17 | Johnson & Johnson Vision Care, Inc | Ophthalmic lens disinfecting base |
| US9795704B2 (en) | 2010-05-19 | 2017-10-24 | Johnson & Johnson Vision Care, Inc | Ophthalmic lens disinfecting base |
| US9872933B2 (en) | 2010-05-19 | 2018-01-23 | Johnson & Johnson Vision Care, Inc. | Light emitting diode disinfection base for ophthalmic lenses |
| US10279057B2 (en) | 2012-05-31 | 2019-05-07 | Becton, Dickinson And Company | UV disinfection system for needleless connector |
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