JPH0298169A - 相補型mos半導体装置の製造方法 - Google Patents

相補型mos半導体装置の製造方法

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JPH0298169A
JPH0298169A JP63250493A JP25049388A JPH0298169A JP H0298169 A JPH0298169 A JP H0298169A JP 63250493 A JP63250493 A JP 63250493A JP 25049388 A JP25049388 A JP 25049388A JP H0298169 A JPH0298169 A JP H0298169A
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JP
Japan
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film
silicon
forming
silicon dioxide
well
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JP63250493A
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English (en)
Inventor
Kenichi Kato
研一 加藤
Takehide Shirato
猛英 白土
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 相補型MOS半導体装置の製造方法に係り、特にウェル
並びにチャネルストッパの形成方法に関し。
工程の簡略化により、マスク枚数の逓減、集積度の向上
、製造歩留のアンプを目的として。
シリコン(St)基板上に順次第一の二酸化シリコン(
Si02 )膜、第一の窒化シリコン(Si3 N a
 )膜、第二のSiO2膜、多結晶シリコン(ポリSi
)膜を成長し、これらの層をバターニングして、第一の
窒化シリコン(Si3 N 4 )膜、第二の5i02
膜、多結晶シリコン(ポリSi)膜からなる積層パター
ンを少なくとも2個の活性領域上に形成する工程と、第
三の5i02膜、第二のSi3 N 4膜をSi基板上
全面に順次成長し、nウェル領域形成用レジストパター
ンで第一のSi3 N 4膜、第二の5i02膜、ポリ
5tll、からなる積層パターンを含むnウェル領域形
成部分を覆い、レジストパターンをマスクにしたエツチ
ングにより、第二のSi3N4膜を除去し、レジストパ
ターンとその下に残った第二のSi3N4膜をマスクと
して、イオン注入法によりnウェルをSi基板内に形成
する工程と、レジストパターンとポリSi膜をマスクと
して、イオン注入法によりn型チャネルストッパをnウ
ェル内に形成し、レジストパターンを除去する工程と、
熱酸化によりポリSi膜を全て第四の5i02膜に変換
し、同時にn型チャネルストッパ上に第五のSiO2膜
を形成した後、第二のSi3 N 4膜と第三の5i0
2膜を除去し、イオン注入法により第四のSiO2膜と
第五の5iCh IJ!をマスクとしてnウェルをSi
基板内に形成する工程と。
St基板を窒素雰囲気中で7ニールする工程と、イオン
注入法により、p型チャネルストッパを第二のSiO□
膜、第四のSiO□膜、第五の5i02膜。
及び第一のSi3N4膜及びポリSi膜をマスクとして
、nウェル内に形成する工程と、活性領域上のポリSi
膜と第二の5i02膜及び第四の5i02膜を除去し、
第一のSi3 N 4膜をマスクとして酸化を行い、素
子分離用5i02膜を形成する工程とを含む構成をとる
製造方法。
〔産業上の利用分野〕
本発明は相補型MOS集積回路の製造方法に関する。
近年、集積回路の高速化、高集積化の要求に伴い、素子
の微細化が益々要求されている。このため、特に位置合
わせの必要なマスクを使用するリングラフィ工程を削減
し、セルファラインを多用して、素子の微細化を図り、
集積回路をより高集積化する必要がある。
〔従来の技術〕
従来の相補型MOS集積回路の製造方法においては、活
性領域、nウェル、n型チャネルストッパ、nウェル及
びp型チャネルストッパ各領域の形成に、それぞれ各工
程において、別々のマスク5枚を使用していた。
従来行われてきた素子分離酸化迄の各工程を第2図(a
)から(f)に示す。
即ち、第2図(a)に示すように高抵抗Si基板(16
)上に5i02膜(17) 、続いてSi3 N 4膜
(18)を積層し、nウェル領域形成用マスクでレジス
トパターン(19)を焼付け、イオン注入法によりnウ
ェル(20)をSi基板内に形成する。
次いで第2図(b)においてpウェル領域形成用マスク
を用いてレジストパターン(21)を焼付け。
イオン注入法によりpウェル(22)をSi基板内に形
成する。
次ぎに、第2図(C)においてレジストパターン(23
)を焼付け、エツチングによりSi3N4膜(18)の
活性領域形成パターン(18a、 18b)を形成する
更に、第2図(d)においてn型チャネルストッパ領域
形成用マスクを用いてレジストパターン(24)を焼付
け、nウェル内にn型チャネルストッパ(25)をイオ
ン注入法により形成した後、レジストパターン(24)
を除去する。
次に、第2図(e)においてp型チャネルストッパ領域
形成用マスクを用いてレジストパターン(25)を焼付
け、pウェル内にp型チャネルストッパ(27)をイオ
ン注入法により形成した後、レジストパターン(25)
を除去する。
第2図(f)に示すように、その後LOCOS法により
、素子分離用5i02膜(28)を形成し、引続き活性
領域の形成へと工程を進める。
〔発明が解決しようとする課題〕
上記のように、従来の相補型MOS集積回路の製造方法
では、各工程毎に別個のマスクを利用したリングラフィ
技術を適用していたため、工程数が増加し、従って、こ
のようにしてマスクの位置合わせを繰り返し行うための
パターンの位置合わせ許容誤差がせばめられ、高微細化
、高集積化が困難となり1歩留りも低下するという難点
があった。
本発明は、セルファラインにより、マスクの使用工程を
減らし、工程の簡略化1位置合わせ回数の減少による微
細化と集積度の向上を図ることを目的とする。
(課題を解決するための手段〕 上記問題点の解決は、 Si基板上に順次第一の二酸化
シリコン(Si02 )膜、第一の窒化シリコン(St
:+Na)膜、第二の5tO2膜、多結晶シリコン(ポ
リSi)膜を成長し、これらの層をバターニングして、
第一の窒化シリコン(Si3 N m )膜。
第二の5i02膜、多結晶シリコン(ポリSi)膜から
なる積層パターンを少なくとも2個の活性領域上に形成
する工程と、第三の5in2膜、第二のSi3 N 4
膜をSi基板上に全面に順次成長し、nウェル領域形成
用レジストパターンで第一のSi3 N g膜、第二の
SiO□膜、ポリSi膜、からなる積層パターンを含む
pウェル領域形成部分を覆い、該レジストパターンをマ
スクにしたエツチングにより、第二のSi3 N 4膜
を除去し、レジストパターンとその下に残った第二のS
i3N4膜をマスクとして、イオン注入法によりnウェ
ルをSi基板内に形成する工程と、レジストパターンと
ポリSi膜をマスクとして、イオン注入法によりn型チ
ャネルストッパをnウェル内に形成し、レジストパター
ンを除去する工程と、熱酸化によりポリSi膜を全て第
四の5i02膜に変換し、同時にn型チャネルストッパ
上に第五の5i02膜を形成した後。
第二のSi3 N 4膜と第三の5i02膜を除去し、
イオン注入法により第四の5i02膜と第五の5i02
膜をマスクとしてpウェルをSi基板内に形成する工程
と+Si基板を窒素雰囲気中でアニールする工程と、イ
オン注入法により、p型チャネルストッパを第二の5i
02膜、第四の5i02膜、第五の5i02膜、及び第
一のSi3 N 4膜及びポリSi膜をマスクとして、
pウェル内に形成する工程と、活性領域上のポリSi膜
と第二の5i02膜及び第四の5in2膜を除去し、第
一のSi3 N 4膜をマスクとして酸化を行い、素子
分離用5i02膜を形成する工程とを含めた相補型MO
S半導体装置の製造方法により達成される。
〔作用〕
本発明では、後記の第1図(b)、 (C)の如く。
第一のフォトマスクを用いて、活性領域を形成し。
第二のフォトマスクを用いて、nウェルを形成する。 
次ぎに、第1図(C)〜(e)の如く、レジスト膜とポ
リSi膜を用いてn型チャネルストッパをセルファライ
ンで形成し、又、nウェル上のポリSiとn型チャネル
ストッパ上のSiを5i02膜とし、この5i02膜を
マスクとしてpウェルを。
更に、これら5i02膜と第一の窒化膜、第二のSiO
2膜、pウェル上のポリSi膜をマスクとして。
p型チャネルストッパをそれぞれセルファラインで形成
する。
従って9両ウェル及び両チャネルス)7パの形成にセル
ファラインを利用するため、プロセスの簡略化が出来る
とともに、フォトマスクの使用が2枚で済み2節減が可
能となる。
〔実施例〕
以下1本発明の実施例を図面を用いて説明する。
第1図は本発明の一実施例を示したものである。
まず、第1図(a)に示すように高抵抗Si基板(1)
に熱酸化により約500人の第一の5i02膜(2)を
形成する。その上にCVD法を用いて500人の第一の
Si3 N 4膜(3)と200人の第二の5i02膜
(4)と1500人のポリSi膜(5)を続けて成長さ
せる。
次に、第1図(b)に示すようにフォトリソグラフィ技
術により、活性領域用マスクを用いて活性領域のレジス
トパターン(6)を焼付け、活性領域以外のポリSi膜
(5)、第二の5i02膜(4)、第一の543N4膜
(3)を続けてエツチングにより除去し。
活性領域上にポリSi膜(5A、5B)、第二の5i0
2膜(4A、4B)、第一のSi3 N 4膜(3A、
3B)を形成した後レジストパターン(6ン を続けて
除去する。
次いで、第1図(c)に示すようにCVO法を用いて、
全面に200人の第三の5i021(7)と500人膜
の第二のSi3 N 4膜(8)を成長させ、フォトリ
ソグラフィ技術により、ウェル形成用マスクを用いて、
nウェル領域のレジストパターン(9)を厚さ約2μで
焼付けた後、第二のSi3N4膜(8)をエツチングで
部分的に除去し、レジストパターン(9)と第二のSi
3 N 4膜(8)をマスクとして。
イオン注入法により、加速電圧250KeV、ドーズ量
6X1012 / cd ”’i? 燐(P)をSi基
板(1)内に打ち込み。
nウェル(10)を形成する。
続いて、レジストパターン(9)とポリSi膜(5A)
をマスクとして、加速電圧80KeV、ドーズ112x
lo/−で砒素(As)を打ち込み、n型のチャネルス
トッパ(11)をnウェル内に形成した後レジストパタ
ーン(9)を除去する。
次ぎに、第1図(d)に示すように、熱酸化によりポリ
Si膜(5A)が全て第四の5i02膜(12)になり
、同時にn型チャネルストッパ領域のSiが酸化されて
、第五の5i02膜(15A)になるまで酸化を行った
後、第二のSi3 N 4膜(8)と第三の5i02膜
(7)をエツチングにより除去し、第四の5i02膜(
12)とn型チャンネルストッパ上の第五の5i02膜
(15A)をマスクとして、イオン注入法により、加速
電圧180KeV、ドーズ量8xlO”/adでボロン
(B)をSi基板(1)内に打ち込み、pウェル(13
)  を形成し、窒素雰囲気中、 1000℃でアニー
ルを行い、pウェル(13)、  nウェル(10)、
  n型チャネルストッパ(11)を完成させる。
次に、第四の5i02膜(12)、第一のSiO2膜(
2A)、ポリSi膜(5B)をマスクとして、イオン注
入法により、加速電圧30Keν、ドーズ量5xlO’
コ/c!aでボロン(B)を打ち込みn型チャネルスト
ッパ(14)をpウェル内に形成する。
その後、第1図(e)に示すように、活性領域上のポリ
Si膜(5B)、第二のSiO2膜(4A、4B)、第
四の5i02膜(12)をエツチングで除去し、活性領
域上に残った第一のSi3N4膜(3)をマスクにして
両チャネルストッパ上に素子分離用5i02膜(15)
を形成し、同時にp型チャネルストッパ(14)を完成
する。
この後は、相補型MOS半導体集積回路の製造の標準工
程により、ソース・ドレイン領域、ゲート酸化膜、ゲー
ト、保護膜及びアルミ電極を続いて形成して行く。
〔発明の効果〕
上記のように2本発明によれば1両ウェルのチャネルス
トッパ形成上のりソゲラフイエ程に要するマスクが5枚
から2枚に節減出来、プロセスの簡略化によるコストダ
ウンが図られる。又1両ウェル、両チャネルストッパを
セルファラインで形成出来るため2位置合わせの際の許
容誤差が必要なくなり、素子パターンの微細化、素子の
高集積化が達成出来る。
【図面の簡単な説明】
第1図(a)〜(e)は本発明の一実施例を説明する断
面図。 第2図(a)〜(f)は従来例を説明する断面図である
。 図において。 1はSi基板。 2は第一の5i02膜。 3は第一のSi3 N g膜。 4は第二の5i02膜。 5はポリSi膜。 6は活性化領域形成用レジストパターン。 7は第二の5i02膜。 8は第二のSi3 N 4膜。 9はnウェル領域形成用レジストパターン。 10はnウェル。 11はn型チャネルストッパ。 12は第四の5i02膜。 13はpウェル。 14はp型チャネルストッパ。 15は素子分離用SiO□膜 第 1 図 Y 2 図

Claims (1)

  1. 【特許請求の範囲】 シリコン基板(1)上に順次、第一の二酸化シリコン膜
    (2)、第一の窒化シリコン膜(3)、第二の二酸化シ
    リコン膜(4)、多結晶シリコン膜(5)を成長し、こ
    れらの層をパターニングして、第一の窒化シリコン膜(
    3A)、第二の二酸化シリコン膜(4A)、多結晶シリ
    コン膜(5A)からなる積層パターンと第一の窒化シリ
    コン膜(3B)、第二の二酸化シリコン膜(4B)、多
    結晶シリコン膜(5B)からなる積層パターンを少なく
    とも2個の活性領域上に形成する工程と、 第三の二酸化シリコン膜(7)、第二の窒化シリコン膜
    (8)を該シリコン基板(1)上全面に順次成長し、n
    ウェル領域形成用レジストパターン(9)で該第一の窒
    化シリコン膜(3B)、該第二の二酸化シリコン膜(4
    B)、該多結晶シリコン膜(5B)からなる積層パター
    ンを含むpウェル領域形成部分を覆い、該レジストパタ
    ーン(9)をマスクにしたエッチングにより、該第二の
    窒化シリコン膜(8)を除去し、該レジストパターン(
    9)とその下に残った該第二の窒化シリコン膜(8)を
    マスクとして、イオン注入法によりnウェル(10)を
    該シリコン基板(1)内に形成する工程と。 該レジストパターン(9)と該多結晶シリコン膜(5A
    )をマスクとして、イオン注入法によりn型チャネルス
    トッパ(11)を該nウェル(10)内に形成し、該レ
    ジストパターン(9)を除去する工程と、熱酸化により
    該多結晶シリコン膜(5A)をすべて、第四の二酸化シ
    リコン膜(12)に変換し、同時に、n型チャネルスト
    ッパ上に第五の二酸化シリコン膜(15A)を形成した
    後、該第二の窒化シリコン膜(8)と該第三の二酸化シ
    リコン膜(7)を除去し、イオン注入法により該第四の
    二酸化シリコン膜(12)と該第五の二酸化シリコン膜
    (15A)をマスクとしてpウェル(13)を該シリコ
    ン基板(1)内に形成する工程と、 該シリコン基板(1)を窒素雰囲気中でアニールする工
    程と、 イオン注入法により、p型チャネルストッパ(14)を
    該第五の二酸化シリコン膜(15A)、該第二の二酸化
    シリコン膜(4A、4B)、該第四の二酸化シリコン膜
    (12)、該第一のシリコン窒化膜(3A、3B)及び
    該多結晶シリコン膜(5B)をマスクとして該pウェル
    (13)内に形成する工程と、 該活性領域上の該多結晶シリコン膜(5B)、該第二の
    二酸化シリコン膜(4A、4B)及び該第四の二酸化シ
    リコン膜(12)をエッチングで除去し、該第一の窒化
    シリコン膜(3A、3B)をマスクとして酸化を行い、
    素子分離用二酸化シリコン膜(15)を形成する工程と
    を含むことを特徴とする相補型MOS半導体装置の製造
    方法。
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