JPH0298169A - 相補型ｍｏｓ半導体装置の製造方法 - Google Patents
相補型ｍｏｓ半導体装置の製造方法Info
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- JPH0298169A JPH0298169A JP63250493A JP25049388A JPH0298169A JP H0298169 A JPH0298169 A JP H0298169A JP 63250493 A JP63250493 A JP 63250493A JP 25049388 A JP25049388 A JP 25049388A JP H0298169 A JPH0298169 A JP H0298169A
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- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 230000000295 complement effect Effects 0.000 title claims description 8
- 239000004065 semiconductor Substances 0.000 title claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 56
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 38
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 36
- 235000012239 silicon dioxide Nutrition 0.000 claims abstract description 27
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 108090000699 N-Type Calcium Channels Proteins 0.000 claims abstract description 18
- 102000004129 N-Type Calcium Channels Human genes 0.000 claims abstract description 18
- 108010075750 P-Type Calcium Channels Proteins 0.000 claims abstract description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 37
- 238000005468 ion implantation Methods 0.000 claims description 18
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 7
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 3
- 238000000137 annealing Methods 0.000 claims description 2
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 4
- 229910052710 silicon Inorganic materials 0.000 claims 4
- 239000010703 silicon Substances 0.000 claims 4
- 229910052681 coesite Inorganic materials 0.000 abstract description 10
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 10
- 229910052682 stishovite Inorganic materials 0.000 abstract description 10
- 229910052905 tridymite Inorganic materials 0.000 abstract description 10
- 108091006146 Channels Proteins 0.000 abstract description 6
- 230000010354 integration Effects 0.000 abstract description 6
- 229920005591 polysilicon Polymers 0.000 abstract 3
- 238000001459 lithography Methods 0.000 abstract 1
- 230000001133 acceleration Effects 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
相補型ＭＯＳ半導体装置の製造方法に係り、特にウェル
並びにチャネルストッパの形成方法に関し。
並びにチャネルストッパの形成方法に関し。
工程の簡略化により、マスク枚数の逓減、集積度の向上
、製造歩留のアンプを目的として。
、製造歩留のアンプを目的として。
シリコン（Ｓｔ）基板上に順次第一の二酸化シリコン（
Ｓｉ０２ ）膜、第一の窒化シリコン（Ｓｉ３ Ｎ ａ
）膜、第二のＳｉＯ２膜、多結晶シリコン（ポリＳｉ
）膜を成長し、これらの層をバターニングして、第一の
窒化シリコン（Ｓｉ３ Ｎ ４ ）膜、第二の５ｉ０２
膜、多結晶シリコン（ポリＳｉ）膜からなる積層パター
ンを少なくとも２個の活性領域上に形成する工程と、第
三の５ｉ０２膜、第二のＳｉ３ Ｎ ４膜をＳｉ基板上
全面に順次成長し、ｎウェル領域形成用レジストパター
ンで第一のＳｉ３ Ｎ ４膜、第二の５ｉ０２膜、ポリ
５ｔｌｌ、からなる積層パターンを含むｎウェル領域形
成部分を覆い、レジストパターンをマスクにしたエツチ
ングにより、第二のＳｉ３Ｎ４膜を除去し、レジストパ
ターンとその下に残った第二のＳｉ３Ｎ４膜をマスクと
して、イオン注入法によりｎウェルをＳｉ基板内に形成
する工程と、レジストパターンとポリＳｉ膜をマスクと
して、イオン注入法によりｎ型チャネルストッパをｎウ
ェル内に形成し、レジストパターンを除去する工程と、
熱酸化によりポリＳｉ膜を全て第四の５ｉ０２膜に変換
し、同時にｎ型チャネルストッパ上に第五のＳｉＯ２膜
を形成した後、第二のＳｉ３ Ｎ ４膜と第三の５ｉ０
２膜を除去し、イオン注入法により第四のＳｉＯ２膜と
第五の５ｉＣｈ ＩＪ！をマスクとしてｎウェルをＳｉ
基板内に形成する工程と。
Ｓｉ０２ ）膜、第一の窒化シリコン（Ｓｉ３ Ｎ ａ
）膜、第二のＳｉＯ２膜、多結晶シリコン（ポリＳｉ
）膜を成長し、これらの層をバターニングして、第一の
窒化シリコン（Ｓｉ３ Ｎ ４ ）膜、第二の５ｉ０２
膜、多結晶シリコン（ポリＳｉ）膜からなる積層パター
ンを少なくとも２個の活性領域上に形成する工程と、第
三の５ｉ０２膜、第二のＳｉ３ Ｎ ４膜をＳｉ基板上
全面に順次成長し、ｎウェル領域形成用レジストパター
ンで第一のＳｉ３ Ｎ ４膜、第二の５ｉ０２膜、ポリ
５ｔｌｌ、からなる積層パターンを含むｎウェル領域形
成部分を覆い、レジストパターンをマスクにしたエツチ
ングにより、第二のＳｉ３Ｎ４膜を除去し、レジストパ
ターンとその下に残った第二のＳｉ３Ｎ４膜をマスクと
して、イオン注入法によりｎウェルをＳｉ基板内に形成
する工程と、レジストパターンとポリＳｉ膜をマスクと
して、イオン注入法によりｎ型チャネルストッパをｎウ
ェル内に形成し、レジストパターンを除去する工程と、
熱酸化によりポリＳｉ膜を全て第四の５ｉ０２膜に変換
し、同時にｎ型チャネルストッパ上に第五のＳｉＯ２膜
を形成した後、第二のＳｉ３ Ｎ ４膜と第三の５ｉ０
２膜を除去し、イオン注入法により第四のＳｉＯ２膜と
第五の５ｉＣｈ ＩＪ！をマスクとしてｎウェルをＳｉ
基板内に形成する工程と。
Ｓｔ基板を窒素雰囲気中で７ニールする工程と、イオン
注入法により、ｐ型チャネルストッパを第二のＳｉＯ□
膜、第四のＳｉＯ□膜、第五の５ｉ０２膜。
注入法により、ｐ型チャネルストッパを第二のＳｉＯ□
膜、第四のＳｉＯ□膜、第五の５ｉ０２膜。
及び第一のＳｉ３Ｎ４膜及びポリＳｉ膜をマスクとして
、ｎウェル内に形成する工程と、活性領域上のポリＳｉ
膜と第二の５ｉ０２膜及び第四の５ｉ０２膜を除去し、
第一のＳｉ３ Ｎ ４膜をマスクとして酸化を行い、素
子分離用５ｉ０２膜を形成する工程とを含む構成をとる
製造方法。
、ｎウェル内に形成する工程と、活性領域上のポリＳｉ
膜と第二の５ｉ０２膜及び第四の５ｉ０２膜を除去し、
第一のＳｉ３ Ｎ ４膜をマスクとして酸化を行い、素
子分離用５ｉ０２膜を形成する工程とを含む構成をとる
製造方法。
本発明は相補型ＭＯＳ集積回路の製造方法に関する。
近年、集積回路の高速化、高集積化の要求に伴い、素子
の微細化が益々要求されている。このため、特に位置合
わせの必要なマスクを使用するリングラフィ工程を削減
し、セルファラインを多用して、素子の微細化を図り、
集積回路をより高集積化する必要がある。
の微細化が益々要求されている。このため、特に位置合
わせの必要なマスクを使用するリングラフィ工程を削減
し、セルファラインを多用して、素子の微細化を図り、
集積回路をより高集積化する必要がある。
従来の相補型ＭＯＳ集積回路の製造方法においては、活
性領域、ｎウェル、ｎ型チャネルストッパ、ｎウェル及
びｐ型チャネルストッパ各領域の形成に、それぞれ各工
程において、別々のマスク５枚を使用していた。
性領域、ｎウェル、ｎ型チャネルストッパ、ｎウェル及
びｐ型チャネルストッパ各領域の形成に、それぞれ各工
程において、別々のマスク５枚を使用していた。
従来行われてきた素子分離酸化迄の各工程を第２図（ａ
）から（ｆ）に示す。
）から（ｆ）に示す。
即ち、第２図（ａ）に示すように高抵抗Ｓｉ基板（１６
）上に５ｉ０２膜（１７） 、続いてＳｉ３ Ｎ ４膜
（１８）を積層し、ｎウェル領域形成用マスクでレジス
トパターン（１９）を焼付け、イオン注入法によりｎウ
ェル（２０）をＳｉ基板内に形成する。
）上に５ｉ０２膜（１７） 、続いてＳｉ３ Ｎ ４膜
（１８）を積層し、ｎウェル領域形成用マスクでレジス
トパターン（１９）を焼付け、イオン注入法によりｎウ
ェル（２０）をＳｉ基板内に形成する。
次いで第２図（ｂ）においてｐウェル領域形成用マスク
を用いてレジストパターン（２１）を焼付け。
を用いてレジストパターン（２１）を焼付け。
イオン注入法によりｐウェル（２２）をＳｉ基板内に形
成する。
成する。
次ぎに、第２図（Ｃ）においてレジストパターン（２３
）を焼付け、エツチングによりＳｉ３Ｎ４膜（１８）の
活性領域形成パターン（１８ａ、 １８ｂ）を形成する
。
）を焼付け、エツチングによりＳｉ３Ｎ４膜（１８）の
活性領域形成パターン（１８ａ、 １８ｂ）を形成する
。
更に、第２図（ｄ）においてｎ型チャネルストッパ領域
形成用マスクを用いてレジストパターン（２４）を焼付
け、ｎウェル内にｎ型チャネルストッパ（２５）をイオ
ン注入法により形成した後、レジストパターン（２４）
を除去する。
形成用マスクを用いてレジストパターン（２４）を焼付
け、ｎウェル内にｎ型チャネルストッパ（２５）をイオ
ン注入法により形成した後、レジストパターン（２４）
を除去する。
次に、第２図（ｅ）においてｐ型チャネルストッパ領域
形成用マスクを用いてレジストパターン（２５）を焼付
け、ｐウェル内にｐ型チャネルストッパ（２７）をイオ
ン注入法により形成した後、レジストパターン（２５）
を除去する。
形成用マスクを用いてレジストパターン（２５）を焼付
け、ｐウェル内にｐ型チャネルストッパ（２７）をイオ
ン注入法により形成した後、レジストパターン（２５）
を除去する。
第２図（ｆ）に示すように、その後ＬＯＣＯＳ法により
、素子分離用５ｉ０２膜（２８）を形成し、引続き活性
領域の形成へと工程を進める。
、素子分離用５ｉ０２膜（２８）を形成し、引続き活性
領域の形成へと工程を進める。
上記のように、従来の相補型ＭＯＳ集積回路の製造方法
では、各工程毎に別個のマスクを利用したリングラフィ
技術を適用していたため、工程数が増加し、従って、こ
のようにしてマスクの位置合わせを繰り返し行うための
パターンの位置合わせ許容誤差がせばめられ、高微細化
、高集積化が困難となり１歩留りも低下するという難点
があった。
では、各工程毎に別個のマスクを利用したリングラフィ
技術を適用していたため、工程数が増加し、従って、こ
のようにしてマスクの位置合わせを繰り返し行うための
パターンの位置合わせ許容誤差がせばめられ、高微細化
、高集積化が困難となり１歩留りも低下するという難点
があった。
本発明は、セルファラインにより、マスクの使用工程を
減らし、工程の簡略化１位置合わせ回数の減少による微
細化と集積度の向上を図ることを目的とする。
減らし、工程の簡略化１位置合わせ回数の減少による微
細化と集積度の向上を図ることを目的とする。
（課題を解決するための手段〕
上記問題点の解決は、 Ｓｉ基板上に順次第一の二酸化
シリコン（Ｓｉ０２ ）膜、第一の窒化シリコン（Ｓｔ
：＋Ｎａ）膜、第二の５ｔＯ２膜、多結晶シリコン（ポ
リＳｉ）膜を成長し、これらの層をバターニングして、
第一の窒化シリコン（Ｓｉ３ Ｎ ｍ ）膜。
シリコン（Ｓｉ０２ ）膜、第一の窒化シリコン（Ｓｔ
：＋Ｎａ）膜、第二の５ｔＯ２膜、多結晶シリコン（ポ
リＳｉ）膜を成長し、これらの層をバターニングして、
第一の窒化シリコン（Ｓｉ３ Ｎ ｍ ）膜。
第二の５ｉ０２膜、多結晶シリコン（ポリＳｉ）膜から
なる積層パターンを少なくとも２個の活性領域上に形成
する工程と、第三の５ｉｎ２膜、第二のＳｉ３ Ｎ ４
膜をＳｉ基板上に全面に順次成長し、ｎウェル領域形成
用レジストパターンで第一のＳｉ３ Ｎ ｇ膜、第二の
ＳｉＯ□膜、ポリＳｉ膜、からなる積層パターンを含む
ｐウェル領域形成部分を覆い、該レジストパターンをマ
スクにしたエツチングにより、第二のＳｉ３ Ｎ ４膜
を除去し、レジストパターンとその下に残った第二のＳ
ｉ３Ｎ４膜をマスクとして、イオン注入法によりｎウェ
ルをＳｉ基板内に形成する工程と、レジストパターンと
ポリＳｉ膜をマスクとして、イオン注入法によりｎ型チ
ャネルストッパをｎウェル内に形成し、レジストパター
ンを除去する工程と、熱酸化によりポリＳｉ膜を全て第
四の５ｉ０２膜に変換し、同時にｎ型チャネルストッパ
上に第五の５ｉ０２膜を形成した後。
なる積層パターンを少なくとも２個の活性領域上に形成
する工程と、第三の５ｉｎ２膜、第二のＳｉ３ Ｎ ４
膜をＳｉ基板上に全面に順次成長し、ｎウェル領域形成
用レジストパターンで第一のＳｉ３ Ｎ ｇ膜、第二の
ＳｉＯ□膜、ポリＳｉ膜、からなる積層パターンを含む
ｐウェル領域形成部分を覆い、該レジストパターンをマ
スクにしたエツチングにより、第二のＳｉ３ Ｎ ４膜
を除去し、レジストパターンとその下に残った第二のＳ
ｉ３Ｎ４膜をマスクとして、イオン注入法によりｎウェ
ルをＳｉ基板内に形成する工程と、レジストパターンと
ポリＳｉ膜をマスクとして、イオン注入法によりｎ型チ
ャネルストッパをｎウェル内に形成し、レジストパター
ンを除去する工程と、熱酸化によりポリＳｉ膜を全て第
四の５ｉ０２膜に変換し、同時にｎ型チャネルストッパ
上に第五の５ｉ０２膜を形成した後。
第二のＳｉ３ Ｎ ４膜と第三の５ｉ０２膜を除去し、
イオン注入法により第四の５ｉ０２膜と第五の５ｉ０２
膜をマスクとしてｐウェルをＳｉ基板内に形成する工程
と＋Ｓｉ基板を窒素雰囲気中でアニールする工程と、イ
オン注入法により、ｐ型チャネルストッパを第二の５ｉ
０２膜、第四の５ｉ０２膜、第五の５ｉ０２膜、及び第
一のＳｉ３ Ｎ ４膜及びポリＳｉ膜をマスクとして、
ｐウェル内に形成する工程と、活性領域上のポリＳｉ膜
と第二の５ｉ０２膜及び第四の５ｉｎ２膜を除去し、第
一のＳｉ３ Ｎ ４膜をマスクとして酸化を行い、素子
分離用５ｉ０２膜を形成する工程とを含めた相補型ＭＯ
Ｓ半導体装置の製造方法により達成される。
イオン注入法により第四の５ｉ０２膜と第五の５ｉ０２
膜をマスクとしてｐウェルをＳｉ基板内に形成する工程
と＋Ｓｉ基板を窒素雰囲気中でアニールする工程と、イ
オン注入法により、ｐ型チャネルストッパを第二の５ｉ
０２膜、第四の５ｉ０２膜、第五の５ｉ０２膜、及び第
一のＳｉ３ Ｎ ４膜及びポリＳｉ膜をマスクとして、
ｐウェル内に形成する工程と、活性領域上のポリＳｉ膜
と第二の５ｉ０２膜及び第四の５ｉｎ２膜を除去し、第
一のＳｉ３ Ｎ ４膜をマスクとして酸化を行い、素子
分離用５ｉ０２膜を形成する工程とを含めた相補型ＭＯ
Ｓ半導体装置の製造方法により達成される。
本発明では、後記の第１図（ｂ）、 （Ｃ）の如く。
第一のフォトマスクを用いて、活性領域を形成し。
第二のフォトマスクを用いて、ｎウェルを形成する。
次ぎに、第１図（Ｃ）〜（ｅ）の如く、レジスト膜とポ
リＳｉ膜を用いてｎ型チャネルストッパをセルファライ
ンで形成し、又、ｎウェル上のポリＳｉとｎ型チャネル
ストッパ上のＳｉを５ｉ０２膜とし、この５ｉ０２膜を
マスクとしてｐウェルを。
次ぎに、第１図（Ｃ）〜（ｅ）の如く、レジスト膜とポ
リＳｉ膜を用いてｎ型チャネルストッパをセルファライ
ンで形成し、又、ｎウェル上のポリＳｉとｎ型チャネル
ストッパ上のＳｉを５ｉ０２膜とし、この５ｉ０２膜を
マスクとしてｐウェルを。
更に、これら５ｉ０２膜と第一の窒化膜、第二のＳｉＯ
２膜、ｐウェル上のポリＳｉ膜をマスクとして。
２膜、ｐウェル上のポリＳｉ膜をマスクとして。
ｐ型チャネルストッパをそれぞれセルファラインで形成
する。
する。
従って９両ウェル及び両チャネルス）７パの形成にセル
ファラインを利用するため、プロセスの簡略化が出来る
とともに、フォトマスクの使用が２枚で済み２節減が可
能となる。
ファラインを利用するため、プロセスの簡略化が出来る
とともに、フォトマスクの使用が２枚で済み２節減が可
能となる。
以下１本発明の実施例を図面を用いて説明する。
第１図は本発明の一実施例を示したものである。
まず、第１図（ａ）に示すように高抵抗Ｓｉ基板（１）
に熱酸化により約５００人の第一の５ｉ０２膜（２）を
形成する。その上にＣＶＤ法を用いて５００人の第一の
Ｓｉ３ Ｎ ４膜（３）と２００人の第二の５ｉ０２膜
（４）と１５００人のポリＳｉ膜（５）を続けて成長さ
せる。
に熱酸化により約５００人の第一の５ｉ０２膜（２）を
形成する。その上にＣＶＤ法を用いて５００人の第一の
Ｓｉ３ Ｎ ４膜（３）と２００人の第二の５ｉ０２膜
（４）と１５００人のポリＳｉ膜（５）を続けて成長さ
せる。
次に、第１図（ｂ）に示すようにフォトリソグラフィ技
術により、活性領域用マスクを用いて活性領域のレジス
トパターン（６）を焼付け、活性領域以外のポリＳｉ膜
（５）、第二の５ｉ０２膜（４）、第一の５４３Ｎ４膜
（３）を続けてエツチングにより除去し。
術により、活性領域用マスクを用いて活性領域のレジス
トパターン（６）を焼付け、活性領域以外のポリＳｉ膜
（５）、第二の５ｉ０２膜（４）、第一の５４３Ｎ４膜
（３）を続けてエツチングにより除去し。
活性領域上にポリＳｉ膜（５Ａ、５Ｂ）、第二の５ｉ０
２膜（４Ａ、４Ｂ）、第一のＳｉ３ Ｎ ４膜（３Ａ、
３Ｂ）を形成した後レジストパターン（６ン を続けて
除去する。
２膜（４Ａ、４Ｂ）、第一のＳｉ３ Ｎ ４膜（３Ａ、
３Ｂ）を形成した後レジストパターン（６ン を続けて
除去する。
次いで、第１図（ｃ）に示すようにＣＶＯ法を用いて、
全面に２００人の第三の５ｉ０２１（７）と５００人膜
の第二のＳｉ３ Ｎ ４膜（８）を成長させ、フォトリ
ソグラフィ技術により、ウェル形成用マスクを用いて、
ｎウェル領域のレジストパターン（９）を厚さ約２μで
焼付けた後、第二のＳｉ３Ｎ４膜（８）をエツチングで
部分的に除去し、レジストパターン（９）と第二のＳｉ
３ Ｎ ４膜（８）をマスクとして。
全面に２００人の第三の５ｉ０２１（７）と５００人膜
の第二のＳｉ３ Ｎ ４膜（８）を成長させ、フォトリ
ソグラフィ技術により、ウェル形成用マスクを用いて、
ｎウェル領域のレジストパターン（９）を厚さ約２μで
焼付けた後、第二のＳｉ３Ｎ４膜（８）をエツチングで
部分的に除去し、レジストパターン（９）と第二のＳｉ
３ Ｎ ４膜（８）をマスクとして。
イオン注入法により、加速電圧２５０ＫｅＶ、ドーズ量
６Ｘ１０１２ ／ ｃｄ ”’ｉ？ 燐（Ｐ）をＳｉ基
板（１）内に打ち込み。
６Ｘ１０１２ ／ ｃｄ ”’ｉ？ 燐（Ｐ）をＳｉ基
板（１）内に打ち込み。
ｎウェル（１０）を形成する。
続いて、レジストパターン（９）とポリＳｉ膜（５Ａ）
をマスクとして、加速電圧８０ＫｅＶ、ドーズ１１２ｘ
ｌｏ／−で砒素（Ａｓ）を打ち込み、ｎ型のチャネルス
トッパ（１１）をｎウェル内に形成した後レジストパタ
ーン（９）を除去する。
をマスクとして、加速電圧８０ＫｅＶ、ドーズ１１２ｘ
ｌｏ／−で砒素（Ａｓ）を打ち込み、ｎ型のチャネルス
トッパ（１１）をｎウェル内に形成した後レジストパタ
ーン（９）を除去する。
次ぎに、第１図（ｄ）に示すように、熱酸化によりポリ
Ｓｉ膜（５Ａ）が全て第四の５ｉ０２膜（１２）になり
、同時にｎ型チャネルストッパ領域のＳｉが酸化されて
、第五の５ｉ０２膜（１５Ａ）になるまで酸化を行った
後、第二のＳｉ３ Ｎ ４膜（８）と第三の５ｉ０２膜
（７）をエツチングにより除去し、第四の５ｉ０２膜（
１２）とｎ型チャンネルストッパ上の第五の５ｉ０２膜
（１５Ａ）をマスクとして、イオン注入法により、加速
電圧１８０ＫｅＶ、ドーズ量８ｘｌＯ”／ａｄでボロン
（Ｂ）をＳｉ基板（１）内に打ち込み、ｐウェル（１３
） を形成し、窒素雰囲気中、 １０００℃でアニー
ルを行い、ｐウェル（１３）、 ｎウェル（１０）、
ｎ型チャネルストッパ（１１）を完成させる。
Ｓｉ膜（５Ａ）が全て第四の５ｉ０２膜（１２）になり
、同時にｎ型チャネルストッパ領域のＳｉが酸化されて
、第五の５ｉ０２膜（１５Ａ）になるまで酸化を行った
後、第二のＳｉ３ Ｎ ４膜（８）と第三の５ｉ０２膜
（７）をエツチングにより除去し、第四の５ｉ０２膜（
１２）とｎ型チャンネルストッパ上の第五の５ｉ０２膜
（１５Ａ）をマスクとして、イオン注入法により、加速
電圧１８０ＫｅＶ、ドーズ量８ｘｌＯ”／ａｄでボロン
（Ｂ）をＳｉ基板（１）内に打ち込み、ｐウェル（１３
） を形成し、窒素雰囲気中、 １０００℃でアニー
ルを行い、ｐウェル（１３）、 ｎウェル（１０）、
ｎ型チャネルストッパ（１１）を完成させる。
次に、第四の５ｉ０２膜（１２）、第一のＳｉＯ２膜（
２Ａ）、ポリＳｉ膜（５Ｂ）をマスクとして、イオン注
入法により、加速電圧３０Ｋｅν、ドーズ量５ｘｌＯ’
コ／ｃ！ａでボロン（Ｂ）を打ち込みｎ型チャネルスト
ッパ（１４）をｐウェル内に形成する。
２Ａ）、ポリＳｉ膜（５Ｂ）をマスクとして、イオン注
入法により、加速電圧３０Ｋｅν、ドーズ量５ｘｌＯ’
コ／ｃ！ａでボロン（Ｂ）を打ち込みｎ型チャネルスト
ッパ（１４）をｐウェル内に形成する。
その後、第１図（ｅ）に示すように、活性領域上のポリ
Ｓｉ膜（５Ｂ）、第二のＳｉＯ２膜（４Ａ、４Ｂ）、第
四の５ｉ０２膜（１２）をエツチングで除去し、活性領
域上に残った第一のＳｉ３Ｎ４膜（３）をマスクにして
。
Ｓｉ膜（５Ｂ）、第二のＳｉＯ２膜（４Ａ、４Ｂ）、第
四の５ｉ０２膜（１２）をエツチングで除去し、活性領
域上に残った第一のＳｉ３Ｎ４膜（３）をマスクにして
。
両チャネルストッパ上に素子分離用５ｉ０２膜（１５）
を形成し、同時にｐ型チャネルストッパ（１４）を完成
する。
を形成し、同時にｐ型チャネルストッパ（１４）を完成
する。
この後は、相補型ＭＯＳ半導体集積回路の製造の標準工
程により、ソース・ドレイン領域、ゲート酸化膜、ゲー
ト、保護膜及びアルミ電極を続いて形成して行く。
程により、ソース・ドレイン領域、ゲート酸化膜、ゲー
ト、保護膜及びアルミ電極を続いて形成して行く。
上記のように２本発明によれば１両ウェルのチャネルス
トッパ形成上のりソゲラフイエ程に要するマスクが５枚
から２枚に節減出来、プロセスの簡略化によるコストダ
ウンが図られる。又１両ウェル、両チャネルストッパを
セルファラインで形成出来るため２位置合わせの際の許
容誤差が必要なくなり、素子パターンの微細化、素子の
高集積化が達成出来る。
トッパ形成上のりソゲラフイエ程に要するマスクが５枚
から２枚に節減出来、プロセスの簡略化によるコストダ
ウンが図られる。又１両ウェル、両チャネルストッパを
セルファラインで形成出来るため２位置合わせの際の許
容誤差が必要なくなり、素子パターンの微細化、素子の
高集積化が達成出来る。
第１図（ａ）〜（ｅ）は本発明の一実施例を説明する断
面図。 第２図（ａ）〜（ｆ）は従来例を説明する断面図である
。 図において。 １はＳｉ基板。 ２は第一の５ｉ０２膜。 ３は第一のＳｉ３ Ｎ ｇ膜。 ４は第二の５ｉ０２膜。 ５はポリＳｉ膜。 ６は活性化領域形成用レジストパターン。 ７は第二の５ｉ０２膜。 ８は第二のＳｉ３ Ｎ ４膜。 ９はｎウェル領域形成用レジストパターン。 １０はｎウェル。 １１はｎ型チャネルストッパ。 １２は第四の５ｉ０２膜。 １３はｐウェル。 １４はｐ型チャネルストッパ。 １５は素子分離用ＳｉＯ□膜 第 １ 図 Ｙ ２ 図
面図。 第２図（ａ）〜（ｆ）は従来例を説明する断面図である
。 図において。 １はＳｉ基板。 ２は第一の５ｉ０２膜。 ３は第一のＳｉ３ Ｎ ｇ膜。 ４は第二の５ｉ０２膜。 ５はポリＳｉ膜。 ６は活性化領域形成用レジストパターン。 ７は第二の５ｉ０２膜。 ８は第二のＳｉ３ Ｎ ４膜。 ９はｎウェル領域形成用レジストパターン。 １０はｎウェル。 １１はｎ型チャネルストッパ。 １２は第四の５ｉ０２膜。 １３はｐウェル。 １４はｐ型チャネルストッパ。 １５は素子分離用ＳｉＯ□膜 第 １ 図 Ｙ ２ 図
Claims (1)
- 【特許請求の範囲】 シリコン基板（１）上に順次、第一の二酸化シリコン膜
（２）、第一の窒化シリコン膜（３）、第二の二酸化シ
リコン膜（４）、多結晶シリコン膜（５）を成長し、こ
れらの層をパターニングして、第一の窒化シリコン膜（
３Ａ）、第二の二酸化シリコン膜（４Ａ）、多結晶シリ
コン膜（５Ａ）からなる積層パターンと第一の窒化シリ
コン膜（３Ｂ）、第二の二酸化シリコン膜（４Ｂ）、多
結晶シリコン膜（５Ｂ）からなる積層パターンを少なく
とも２個の活性領域上に形成する工程と、 第三の二酸化シリコン膜（７）、第二の窒化シリコン膜
（８）を該シリコン基板（１）上全面に順次成長し、ｎ
ウェル領域形成用レジストパターン（９）で該第一の窒
化シリコン膜（３Ｂ）、該第二の二酸化シリコン膜（４
Ｂ）、該多結晶シリコン膜（５Ｂ）からなる積層パター
ンを含むｐウェル領域形成部分を覆い、該レジストパタ
ーン（９）をマスクにしたエッチングにより、該第二の
窒化シリコン膜（８）を除去し、該レジストパターン（
９）とその下に残った該第二の窒化シリコン膜（８）を
マスクとして、イオン注入法によりｎウェル（１０）を
該シリコン基板（１）内に形成する工程と。 該レジストパターン（９）と該多結晶シリコン膜（５Ａ
）をマスクとして、イオン注入法によりｎ型チャネルス
トッパ（１１）を該ｎウェル（１０）内に形成し、該レ
ジストパターン（９）を除去する工程と、熱酸化により
該多結晶シリコン膜（５Ａ）をすべて、第四の二酸化シ
リコン膜（１２）に変換し、同時に、ｎ型チャネルスト
ッパ上に第五の二酸化シリコン膜（１５Ａ）を形成した
後、該第二の窒化シリコン膜（８）と該第三の二酸化シ
リコン膜（７）を除去し、イオン注入法により該第四の
二酸化シリコン膜（１２）と該第五の二酸化シリコン膜
（１５Ａ）をマスクとしてｐウェル（１３）を該シリコ
ン基板（１）内に形成する工程と、 該シリコン基板（１）を窒素雰囲気中でアニールする工
程と、 イオン注入法により、ｐ型チャネルストッパ（１４）を
該第五の二酸化シリコン膜（１５Ａ）、該第二の二酸化
シリコン膜（４Ａ、４Ｂ）、該第四の二酸化シリコン膜
（１２）、該第一のシリコン窒化膜（３Ａ、３Ｂ）及び
該多結晶シリコン膜（５Ｂ）をマスクとして該ｐウェル
（１３）内に形成する工程と、 該活性領域上の該多結晶シリコン膜（５Ｂ）、該第二の
二酸化シリコン膜（４Ａ、４Ｂ）及び該第四の二酸化シ
リコン膜（１２）をエッチングで除去し、該第一の窒化
シリコン膜（３Ａ、３Ｂ）をマスクとして酸化を行い、
素子分離用二酸化シリコン膜（１５）を形成する工程と
を含むことを特徴とする相補型ＭＯＳ半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63250493A JPH0298169A (ja) | 1988-10-04 | 1988-10-04 | 相補型ｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63250493A JPH0298169A (ja) | 1988-10-04 | 1988-10-04 | 相補型ｍｏｓ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0298169A true JPH0298169A (ja) | 1990-04-10 |
Family
ID=17208690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63250493A Pending JPH0298169A (ja) | 1988-10-04 | 1988-10-04 | 相補型ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0298169A (ja) |
-
1988
- 1988-10-04 JP JP63250493A patent/JPH0298169A/ja active Pending
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