JPH0296221A - 演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 従来の技術　　　　　　　（第５〜８図）発明が解決し
ようとする課題 課題を解決するための手段 作用 実施例 ＜１１本発明の原理説明　　（第１図）（２）本発明の
一実施例　　（第２〜４図）発明の効果 〔概要〕 演算回路に関し、 簡単な構成で通常のシフト動作処理速度を低下させるこ
となく、０シフト動作を高速処理できる演算回路を提供
することを目的とし、 複数のビットをシフト可能な選択回路を複数段接続し、
所定ビットの外部入力データをシフト信号に基づいて選
択回路よりバレルシフトして外部に出力する演算回路に
おいて、外部入力データを直接に最終段の選択回路に導
くバイパス手段を設け、前記最終段の選択回路は、シフ
ト信号に基づく通常のシフト動作の他に、０シフトの命
令が与えられたときには該バイパス手段を介して外部入
力データを選択し、外部に直接出力するように構成する
。

（産業上の利用分野］ 本発明は、演算回路に係り、詳しくは高速なシフト動作
を行ういわゆるバレルシフタと称される演算回路に関す
る。

バレルシフタ（ｂａｒｒｅｌ　５ｈｉｆｔｅｒ）は、複
数のビットのシフトが可能なもので、適用分野としては
、シフト命令や浮動小数点演算における桁合わせなど高
速動作が要求される部分に用いられる。特に、浮動小数
点の演算における指数部の桁合わせ処理では、小さい指
数が大きい方の指数に等しくなるまで、仮数部を右シフ
トする必要があり、一般には両指数部の差を求め、バレ
ルシフタを用いて高速シフトしている。

〔従来の技術〕

従来のこの種のバレルシフタとしては、例えば第５図に
示すようなものがある。同図に示すものは１０ピント幅
の０〜１５ビツト右シフトを行うバレルシフタの例であ
る。図中１〜４は１０ビット幅の選択回路であり、何れ
も２人力１出力クイブである。また、■０〜■９は入力
データ、００〜０９は出力データであり、“θ°゛又は
“１°゛の（直をとる。Ｓ８、Ｓ４、Ｓ２、Ｓｌは、そ
れぞれ“１”のとき８ビツト、４ビツト、２ビツト、１
ビ、トのシフト動作を指示するシフト信号である。なお
、この回路例では右シフト時にはＭＳＢに°“０″が入
力されるようになっている。

次に、バレルシフタの動作を５ビツトの右シフトを例に
とって説明する。５ピント右シフトのとき各シフト信号
は５８＝Ｏ，５４＝ｌ、５２＝０．５１＝１となる。こ
のとき、データは図中に符号で示すようにＩ９→Ｊ９→
に５→Ｌ５→０４のように流れ、シフト動作が実行され
る。なお、このとき当然のことながらシフト動作には遅
延時間が存在し、入力データと出力データとの間には時
間のずれがある。

ここで、選択回路１〜４の詳細を説明すると、例えばそ
の中の１つである選択回路１の信号系統は第６図のよう
に示される。同図中、シックの各ゲートの詳細は第７図
のように示されるが、各ゲートにはＭＳＢ側からＡ９Ｂ
９〜ＡＯＢＯという２つのデータが入力され、出力デー
タはＸ９〜ＸＯとなる。なお、Ａ９Ｂ９〜ＡＯＢＯは第
５図における各２入力データに対応している。第７図に
おいて、選択回路１はアンドゲート１９ａ〜１０ａ、１
９ｂ〜１０ｂ１オアゲート１９ｃ〜１０ｃおよびインバ
ータ２０により構成され、途中のゲートは図示を省略し
ている。

ところで、第５図に示す従来例では０シフト（シフト動
作せず、入力データをそのまま出力する状態）のとき、
すなわち５８＝Ｓ４＝Ｓ２＝Ｓ１＝０のときであっても
データが順次シフト動作時と同様に遅延時間を必要とし
ており、高速処理をこれ以上望めないという欠点がある
。

かかる欠点を解消するものとしては、例えば第８図に示
すものが知られている。このものでは、６段シフタ２１
に対しデータ入力をバイパスするバイパスライン２２を
設け、シフタ２１の出力とバイパスライン２２を通過す
る遅延時間のないデータ入力とをセレクト信号に応じて
セレクタ２３によって選択してデータ出力とすることで
、０シフト時の動作をシフト動作時よりも高速化してい
る。

〔発明が解決しようとする課題〕

しかしながら、第８図に示す従来のバレルシフタにあっ
ても、シック以外にセレクト回路を必要として構成が複
雑化するとともに、さらにセレクタを通過する分だけシ
フト動作時の処理速度も低下するという新たな問題点を
招いていた。

そこで本発明は、簡単な構成で通常のシフト動作処理速
度を低下させることなく、０シフト動作を高速処理でき
る演算回路を提供することを目的としている。

〔課題を解決するための手段〕

本発明による演算回路は上記目的達成のため、複数のビ
ットをシフト可能な選択回路を複数段接続し、所定ビッ
トの外部入力データをシフト信号に基づいて選択回路よ
りバレルシフトして外部に出力する演算回路において、
外部入力データを直接に最終段の選択回路に導くバイパ
ス手段を設け、前記最終段の選択回路は、シフト信号に
基づく通常のシフト動作の他に、Ｏシフトの命令が与え
られたときには該バイパス手段を介して外部入力データ
を選択し、外部に直接出力するように構成されている。

〔作用〕

本発明では、外部人力データを直接に最終段の選択回路
に導くバイパス手段が設けられ、最終段の選択回路は、
シフト信号に基づく通常のシフト動作を行う他に、０シ
フトの命令が与えられたときは該バイパス手段を介して
外部入ツノデータを選択し、直接に外部に出力する。

したがって、極めて簡単な構成で、通常のシフト動作処
理速度の低下を招くことなく、Ｏシフト時の動作が高速
化する。

〔実施例〕

以下、本発明を図面に基づいて説明する。

虱圧脱里 最初に、本発明の詳細な説明する。第１図は本発明の原
理図であり、この図において、シフタ３１は複数の選択
回路３１２〜３１ｆからなる。そのうち最終段の選択回
路３１ｆにはバイパスライン（バイパス手段に相当）３
２が接続され、バイパスライン３２はデータ人力（外部
人力データに相当）を直接に選択回路３１ｆに供給する
。したがって、選択回路３１ｆには通常のシフト動作の
データの他に、外部のデータ入力が直接に入力されるこ
とになり、選択回路３１ｆはセレクト信号に従って両者
のうち１つを択一的に選択してデータ出力とする。

このような構成を有する本発明においては、最終段の選
択回路３１ｆにシフト動作のための入力以外にバイパス
ライン３２を介してもう１入力拡張し、セレクト信号に
よって通常のシフト動作と０シフト動作を選択するだけ
でよいから、簡単な構成で通常のシフト動作の処理速度
を低下させずに、０シフト時の処理速度を向上させるこ
とが可能となる。

実Ｊ１舛 次に、上記基本原理に基づく本発明の一実施例を第２〜
４図に基づいて説明する。まず、構成を説明する。第２
図はバレルシフタの全体構成図であり、この図において
、４１はシフタである。シフタ４１は１０ビット幅のＯ
〜１５ビット右シフトを行う４段の選択回路４１３〜４
１ｄにより構成される。図中の１０−［９はデータ入力
、００−０９はデータ出力、５ｌ−Ｓ８はシフト信号で
これらは何れも従来例と同様である。また、右シフト時
に各選択回路４１ａ〜４１ｄのＭＳＢに“０”が入力さ
れることも同様である。

本実施例の特徴は、次の部分にある。すなわち、最終段
の選択回路４１ｄの入力側には１０ビット幅のバイパス
ライン（バイパス手段に相当）４２が接続されており、
バイパスライン４２はデータ入力１０〜１９を直接に選
択回路４１ｄに供給する。選択回路４１ｄは３人力１出
力のタイプのものが用いられ、シフト信号Ｓｌの他に、
特にセレクト信号５Ｏ（０シフト命令に相当）が入力さ
れる。そして、セレクト信号がアクティブのとき、すな
わち、５Ｏ＝１のときはシフト信号Ｓ１のレベルに拘ら
ず、バイパスライン４２を介して転送されるデータ人ノ
ｊ１０−１９を直接出力する。

ここで、選択回路４１ｄの信号系統は第３図のように示
され、図中ＡＯ−Ａ９はバイパスライン４２からの各デ
ータに対応し、ＢＯ−Ｂ９およびＣＯ〜Ｃ９は前段の選
択回路４１ｃの出力およびＭＳＢの″０″信号に対応し
ている。また、選択回路４１ｄの具体的なゲート構成は
第４図のように示される。同図において、選択回路４１
ｄはアンドゲート５９ａ　〜５０ａ、　５９ｂ　〜５０
ｂ、　５９ｃ　〜５０ｃ、オアゲート５９ｄ〜５０ｄに
よって３人力ｌ出力のシフト部が構成され、インバータ
６０、ノアゲート６１およびアンドゲート６２によって
制御部が構成される。なお、途中のゲートは図示を省略
している。

以上の構成において、通常のシフト動作時は５Ｏ＝０と
し、シフト信号３１〜Ｓ８をシフト要求に従って“１”
にする。例えば５ビツトの右シフトの例であれば、５８
＝０．５４＝１、Ｓ２−〇、５１＝１とすると、第５図
の場合と同様にデータが流れ、シフト動作が実行される
。このとき、最終段の選択回路４１ｄは前段の選択回路
４１ｃからのデータおよびＭＳＢの“０″信号を受は入
れている。この場合に、本実施例では第８図に示した従
来例のように通常のシフトデータがセレクタを通るとい
うことがないため、通常のシフト処理速度が低下するこ
とは全くない。

一方、Ｏシフトをさせようとするときには、５Ｏ＝１に
すると選択回路４１ｄは前段からのデータを受は入れず
、バイパスライン４２を介してデータ入力を直接に受は
入れてスルーさせ、データ出力００〜０９とする。した
がって、０シフト時の遅延時間は選択回路４１ｄのスル
ー分だけとなり、従来のようにシフト動作時と同様の遅
延時間に対して大幅な高速処理を図ることができる。

また、本実施例ではシフタ以外のセレクト回路が必要で
なく、最終段の選択回路４１ｄの構成を一部変更してバ
イパスライン４２の人力を受は入れてセレクトするだけ
でよいから、全体の構成を極めて簡単なものとすること
ができる。

なお、上記実施例は１０ビ・７ト幅のＯ〜１５ビット右
シフト動作のバレルシフタの例であるが、本発明の適用
はこれに限るものではなく、ビット数、シフト数、シフ
ト方向および選択回路の種類（例えば入力数と出力数の
関係）が如何なるものであっても適用できる。

［効果〕 本発明によれば、０シフト命令のときはバイパス手段か
らの外部入力データを最終段の選択回路で選択して外部
に出力しているので、簡単な構成で、通常のシフト動作
処理速度を低下させることな（，０シフト動作を高速処
理することができる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２〜５図は本発明に係る演算回路の一実施例を示す図
であり、 第２図はそのバレルシフタの全体構成図、第３図はその
最終段の選択回路の信号統計を示す図、 第４図はその最終段の選択回路の回路図、第５〜７図は
従来のバレルシフタを示す図であり、 第５図はその全体構成図、 第６図はその初段の選択回路の信号系統を示す図、 第７図はその初段の選択回路の回路図、第８図は従来の
他のバレルシフタを示す構成図である。 ４１・・・・・・シフタ、 ４１ａ〜４１ｄ・・・・・・選択回路、４１ｄ・・・・
・・最終段の選択回路、４２・・・・・・バイパスライ
ン（バイパス手段）、ＳＯ・・・・・・０シフトの命令
、 ＩＯ〜Ｉ９・・・・・・外部入力データ、００〜０９・
・・・・・出力データ。 本発明の原理図 第 図 一実施例の最終段の選択回路の信号統計を示す図第 図 一実施例のバレルシフタの全体構成図 第２図 一実施例の最終段の選択回路の回路図 第 図 従来のバレルシフタの全体構成図 従来のバレルシフタの初段の選択回路の回路図第 図 従来のバレルシフタの初段の選択回路の信号系統を示す
図第６図 従来の他のバレルシフタを示す構成図 第８図

Claims (1)

1. 【特許請求の範囲】 複数のビットをシフト可能な選択回路を複数段接続し、 所定ビットの外部入力データをシフト信号に基づいて選
   択回路よりバレルシフトして外部に出力する演算回路に
   おいて、 外部入力データを直接に最終段の選択回路に導くバイパ
   ス手段を設け、 前記最終段の選択回路は、シフト信号に基づく通常のシ
   フト動作の他に、０シフトの命令が与えられたときには
   該バイパス手段を介して外部入力データを選択し、外部
   に直接出力するように構成されていることを特徴とする
   演算回路。