JPH0294935A - 回線エラー率測定方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 検出単位時間対応にエラー数格納部を用いることなしに
エラー検出形式についての回線エラー率を出力し得る回
線エラー率測定方式に関し、メモリ容量の大幅な節減の
下で回線エラー率の測定を行なうことを目的とし、 エラーカウンタの値が零であることを判定する判定手段
と、エラー検出形式についての回線エラー率毎に、回線
エラー率のために予め決められた検出単位時間対応たり
のエラー数及び予め決められた検出単位時間数のうちの
いずれか小さい数のエラー数格納部と、エラー数格納部
対応の経過時間格納部と、検出単位時間毎に当該検出単
位時間からみて予め決められた検出単位時間数より前の
検出単位時間のエラー数を格納しているエラー数格納部
の値を“０′”にする第１の更新手段と、経過時間格納
部の値をエラー検出単位時間経過毎に更新する第２の更
新手段と、エラー数格納部のためのアドレスをエラー数
格納毎に更新して巡回発生させるアドレス発生手段とを
設けて構成した。

［産業上の利用分野］ 本発明は、検出単位時間対応にエラー数格納部を用いる
ことなしにエラー検出形式についての回線エラー率を出
力し得る回線エラー率測定方式に関する。

通信伝送路を介して信号を伝送する場合、その送信側か
ら伝送した信号が受信側で常に正しく受信されるとは限
らない。従って、信号の伝送を行なう場合に受信側、例
えばＰＣＭ回線の中継装置等においてどの程度のエラー
が生じているか否かを測定し、そのエラーが許容限度を
超える場合には、その表示を発生してそれに対する処置
を講じるようにしている。

〔従来の技術〕

第５図は交換機局間を接続するＰＣＭ回線にディジタル
ターミナル装置を介設した交換機局間システム構成を示
す。この図において、５０は交換機、５２はディジタル
ターミナル装置、５４はＰＣＭ回線（伝送路）である。

ディジタルターミナル装置５２には、回線エラー率を測
定するための構成要素として、回線エラー検出回路２及
び演算装置６２を有する。演算装置６２は第６図に示す
ように、マイクロプロセッサ７０、ＲＯＭ７２、ＲＡＭ
７４、ハードウェアインクフェイス７６がハス７８を介
して接続可能に構成されている。そして、ＲＯＭ７２に
は、第７図に示す処理フローを実行するプログラムが格
納されており、このプログラムはマイクロプロセッサ７
０で実行されるが、その際にＲＡＭ７４が用いられる。

このディジタルターミナル装置５２における従来の回線
エラー率測定方式は次の如きものであった。

エラー検出形式（第１表のエラ一種別）対応の回線エラ
ー検出回路２で検出単位時間、例えば１秒毎に検出した
対応エラーカウンタのエラー数がハードウェアインタフ
ェイス７６を介して読み込まれる（第７図（その１）の
ＳＬ）。

第　　　　■　　　　表 （回線エラー率算定表） 第１表中の分数表示の上側はエラー数を表し、下側はサ
ンプル時間（検出単位時間数）を表す。

その分数表示が夫々、異なるのは次の理由による。

例えば、バイポーラバイオレーションＢＰＶエラーとい
うエラーの発生確率は回線上に流れるフレーム中のデー
タに１ビット中１ビット誤りがあることを示し、ＣＲＣ
エラーというエラーの発生確率は回線上に流れるフレー
ム中のデータに４６３２ビット中１ビット以上の誤りが
あることを示すので、エラ一種別毎に分数表示の値が異
なる。

以下の各処理は１秒内に、各エラー検出形式についての
各回線エラー率毎に遂−行なわれるが、共通なのでその
１つのみを説明する。

読み取ったエラー数を書き込むためのメモリアドレスを
指すポインタを１つだけ進める（第７図（その１）の５
２）。そのポインタの値がそのエラー検出形式について
の成るエラー率につき予め決められたリング型メモリバ
ッファのうちの最後のメモリアドレスを超えたなら（第
７図（その１）のＳ３のＹ）、ポインタをメモリバッフ
ァの先頭アドレスを指すようにセットし直して、メモリ
バッファの最後のメモリアドレスを指していない場合と
同様にエラーカウンタから読み取ったエラー数を更新ポ
インタが指すアドレスに書き込む（第７図（その１）の
３５）。その時刻までのエラー数を各メモリバッファの
各アドレスから読み取って合計する（第７図（その１）
の３６）。

エラー検出形式についての回線エラー率毎に設けられて
いる各メモリバッファに対し回線エラー率算定のために
決められているサンプル時間経過時刻までの各エラー数
を合計する（第７図（その２）の３７）。

その合計値が回線エラー率算出判定用閥域値（第１表中
のエラー数）を超えている場合には（第７図（その２）
の３８を越えた）、対応回線エラー率用フラグをセット
し、超えていない場合には（第７図（その２）の５８を
越えない）、対応回線エラー率用フラグをＩＩ　ＯＩＩ
にセットしてエラー検出形式につき各回線エラー率のエ
ラーを計算していない場合にはステップＳ２へ戻る（第
３図の５ｌｌ）。

逆に、各回線エラー率を計算している場合には、′“ビ
″となっている回線エラー率用フラグのうちの最も高い
回線エラー率をその時刻における回線エラー率として交
換機側へ通知する（第３図の３１２乃至５２０）。

次の１秒になるまで、上記各処理の待機に入る（第３図
の３２１）。

〔発明が解決しようとする課題］ 上述の従来方式においては、各エラー検出形式別で、し
かも各回線エラー率毎に第１表に示すサンプル時間分の
エラー数を格納するリング型メモリバッファを設けなけ
れば、その所期の目的を達成することができない。これ
は、回線エラー率の測定だけでも大きなメモリ容量を必
要とすることになり、それだけマイクロプロセッサで必
要とするアドレス空間を大きくする。マイクロプロセッ
サで取り扱いうるアドレス空間を成る大きさに設定した
場合には、そのディジタルターミナル装置でのエラー測
定に支障を来す。

本発明は、斯かる問題点を鑑みて創作されたもので、メ
モリ容量の大幅な節減の下で回線エラー率の測定を行な
い得る回線エラー率測定方弐を提供することをその目的
とする。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図を示す。この図に示す
ように、本発明は、エラー検出形式についてのエラーを
検出する回線エラー検出回路２と、検出単位時間毎のエ
ラー数をカウントするエラーカウンタ４とを有し、エラ
ーカウンタ４のカウント値に応答して回線エラー率算定
部６へ回線エラー率のための算定情報を出力することを
要する回線処理装置において、次の各構成要素を設けて
その改良を図ったものである。

前記各構成要素は前記エラーカウンタ４の値が零である
ことを判定する判定手段８と、エラー検出形式について
の回線エラー率毎に、当該回線エラー率のために予め決
められた検出単位時間毎当たりのエラー数及び該予め決
められた検出単位時間数のうちのいずれか小さい数のエ
ラー数格納部１０と、各エラー数格納部対応の経過時間
格納部１２と、検出単位時間毎に当該検出単位時間から
みて前記予め決められた検出単位時間数より前の検出単
位時間のエラー数を格納しているエラー数格納部の値を
０°”にする第１の更新手段１４と、前記経過時間格納
部１２の値をエラー検出単位時間経過毎に更新する第２
の更新手段１６と、前記エラー数格納部１０のためのア
ドレスをエラー数格納毎に更新して巡回発生させるアド
レス発生手段１８とから成り、その判定手段８の否定判
定で前回の検出単位時間における処理において前記アド
レス発生手段１８により更新されたアドレスの前記エラ
ー数格納部１０及び前記経過時間格納部１２に対応する
値として前記エラーカウンタ４の値及び０゛を書き込み
、検出単位時間毎の前記エラー数格納部１０及び経過時
間格納部１２の値を当該検出単位時間毎の前記算定情報
として出力するようにして構成したのが本発明である。

〔作　用］ 検出単位時間毎に、回線エラー検出回路２から出力され
るエラー数がエラーカウンタ４でカウントされ、読み込
まれる。そのとき検出単位時間経過毎に、経過時間格納
部１２の値は１だけカウントアツプされる。又、読み込
まれたカウント値が０でないとき、アドレス発生手段１
６の示すエラー数格納部１０のアドレスに前記カウント
値が格納される。アドレス発生手段１６は１つだけアド
レスを進める。それと同時に、その各エラー数格納部１
０対応の経過時間格納部１２の検出単位時間経過数の中
に当該エラー検出単位時間からみて予め決められた検出
単位時間数を超えているものかあるならば、当該エラー
数格納部の値を０′”にする。

この動作が各回線エラー率毎に、且つ検出単位時間時系
列内の各検出単位時間毎に順次に行なわれる。

その検出単位時間毎の、エラー数格納部ＩＯ及び経過時
間格納部１２の値が当該検出単位時間毎の回線エラー率
算定のための算定情報として回線エラー率算定部６へ出
力される。

〔実施例〕

第２図は本発明を第５図及び第６図に示すシステム構成
で実施するための処理フローを示す。この処理フローを
実行するためのプログラムが第６図のＲＯＭ７２に格納
されている。又、エラー検出形式（第１表のエラ一種別
）についての回線エラー率毎に当該回線エラー率に対し
て予め決められた検出単位時間数当たりのエラー数及び
検出単位時間数のうちのいずれか小さい数だけのメモリ
バッファがＲＡＭ７４内に設けられる。このメモリバッ
ファはエラー数及び該エラー数を書き込むための格納域
があり、その各格納域は夫々、第１図のエラー数格納部
１０及び経過時間格納部１２に対応する。

そして、第２図、第６図においてマイクロプロセッサ７
０、ステップ５３３対応のＲＯＭ７２のプログラムが第
１図の判定手段８に対応する。マイクロプロセッサ７０
、ＲＡＭ７４及び第２図のステップＳ３１，３２対応の
ＲＯＭ７２のプログラムが第１図の第１の更新手段１４
に、又マイクロプロセッサ７０、ＲＡＭ７４及び第２図
のステップＳ３０対応のＲＯＭ７２のプログラムが第１
図の第２の更新手段１６に対応する。マイクロプロセッ
サ７０、ＲＡＭ７４及び第２図のステップＳ３４．Ｓ３
５対応のＲＯＭ７２のプログラムが第１図のアドレス発
生手段１８に対応する。

この構成になる本発明における回線エラー率の測定を以
下に説明する。

回線エラー検出回路６０で１秒毎に検出され、計数され
たエラーカウンタの値がハードウェアインタフェイス７
６を介して読み込まれ（第２図（そのｌ）の３１）、各
経過時間格納域の値を１だけカウントアツプする（第２
図（その１）の３３０）。

その経過時間格納域の値が当該経過時間格納域につき、
第１表で定めるサンプル時間（検出単位時間数）を超え
たか否かを調べ、超えているものについては対応する各
メモリバッファの内容を０゛°に書き替えた後（第２図
（その１）の３３２）、上述の読み込んだカウント値が
０°″であるか否かの判定（第２図（その１）の３３３
）に入るが、超えていないものについては、直に読み込
んだカウント値が“Ｏｏ”であるか否かの該判定に入る
。又、サンプル時間を超えていない場合にも、前記判定
に入る。

その判定が否定ならば、該否定判定対応の最古のエラー
数を格納しているメモリバッファ（先行するエラー検出
サイクル（例えば、１秒）でエラー数を書き込んだバッ
ファメモリの次のバッファメモリ）のエラー数格納域に
、当該エラー検出サイクルにおいて読み込まれたカウン
ト値を書き込むと共に（第２図（その２）の３３４）、
経過時間格納域に“０”°を書き込む（第２図（その２
）の３３５）。そして、従来方式と同様に、エラー検出
形式についての回線エラー率毎に設けられている各メモ
リバッファに対し、回線エラー率算定のための予め決め
られているサンプル時間経過時刻までのエラー数を合計
する等、の処理をして最も高いエラー数をその時刻（検
出単位時間）における回線エラー率として交換機側へ通
知する（第２図（その２）の８７乃至３１０、第３図の
Ｓ１１乃至５２１）。

本発明の利点を第３図を参照して、説明する。

第４図（Ａ）は第１表のエラ一種別Ｅのうちの回線エラ
ー率を１０−１とする例を示している。この例において
、従来方式によれば、途中にエラー数が０である検出時
刻があっても、それらも含めて各検出時刻毎のエラー数
を格納するバッファメモリを設けねばならないが、本発
明によれば、エラー数が１であったとき（第１の検出時
刻む。）のエラー数を格納する第１のバッファメモリと
、その検出時刻から８１００秒（１＋　）後にエラー数
が１となる検出時刻のエラー数を格納する第２のバッフ
ァメモリとを設ければよい。それら両メモリの検出時刻
む、における内容は第４図（Ｂ）に示すようになる。こ
の関係は各エラ一種別の各回線エラー率毎に当て嵌まる
。

従って、第１表の下で必要となるハシファメモリ数は従
来の１３６７から１３４へ減らすことができる。

これはマイクロプロセッサによるアクセスアドレス空間
内回線エラー率の算定系を容易に収めることができる。

なお、上述実施例はＰＣＭｕ線の例であったが、他の通
信回線においてもその回線エラー率を問題とする回線な
ら本発明を実施し得る。

〔発明の効果〕

以上述べたように本発明によれば、メモリ容量を節減し
つつ、所要の回線エラー率の測定を為し得る。これはア
ドレス空間の少ないプロセッサの下での回線エラー率の
測定を可能にする。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施のための処理フローを示す図、 第３図は第２図（その２）及び第７図（その２）に続く
処理フローを示す図、 第４図は本発明の詳細な説明図、 第５図は交換機局間システム構成図、 第６図は演算装置を示す図、 第７図は従来方式の処理フローを示す図である。 第１図、第２図及び第５図において、 ２は回線エラー検出回路、 ４はエラーカウンタ、 ６は回線エラー率算定部、 ８は判定手段（マイクロプロセッサ７０、第２図のステ
ップＳ３３対応のＲＯＭ７２のプログラム）、 １０はエラー数格納部（ＲＡＭ７４）、１２は経過時間
格納部（ＲＡＭ７４）、１４は第１の更新手段（マイク
ロプロセッサ７０、第２図のステップ３３１，３３２対
応のＲＯＭ７２のプログラム、ＲＡＭ７４）、 １６は第２の更新手段（マイクロプロセッサ７０、第２
図のステップＳ３０対応のＲＯＭ７２のプログラム、Ｒ
ＡＭ７４）、 １８はアドレス発生手段（マイクロプロセッサ７０、第
２図のステップ３３４，３３５対応のＲＯＭ７２のプロ
グラム、ＲＡＭ７４）である。 ず→も四の穴ｙ理１０− 第　２　図（リリ シ莱１に！ルＵ 第６図 ３１１３℃

Claims (1)

【特許請求の範囲】
1. （１）エラー検出形式についてのエラーを検出する回線
   エラー検出回路（２）と、検出単位時間毎のエラー数を
   カウントするエラーカウンタ（４）とを有し、エラーカ
   ウンタ（４）のカウント値に応答して回線エラー率算定
   部（６）へ回線エラー率のための算定情報を出力するこ
   とを要する回線処理装置において、 前記エラーカウンタ（４）の値が零であることを判定す
   る判定手段（８）と、 エラー検出形式についての回線エラー率毎に、当該回線
   エラー率のために予め決められた検出単位時間数当たり
   のエラー数及び該予め決められた検出単位時間数のうち
   のいずれか小さい数のエラー数格納部（１０）と、 各エラー数格納部対応の経過時間格納部（１２）と、 検出単位時間毎に当該検出単位時間からみて前記予め決
   められた検出単位時間数より前の検出単位時間のエラー
   数を格納しているエラー数格納部の値を“０”にする第
   １の更新手段（１４）と、前記経過時間格納部（１２）
   の値をエラー検出単位時間経過毎に更新する第２の更新
   手段（１６）と、 前記エラー数格納部（１０）のためのアドレスをエラー
   数格納毎に更新して巡回発生させるアドレス発生手段（
   １８）とを設け、 前記判定手段（８）の否定判定で前回の検出単位時間に
   おける処理において前記アドレス発生手段（１８）によ
   り更新されたアドレスの前記エラー数格納部（１０）及
   び前記経過時間格納部（１２）に対応する値として前記
   エラーカウンタ（４）の値及び“０”を書き込み、検出
   単位時間毎の前記エラー数格納部（１０）及び経過時間
   格納部（１２）の値を当該検出単位時間毎の前記算定情
   報として出力することを特徴とする回線エラー率測定方
   式。