JPH0291689A - スムージング装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はスムージング装置に関し、特に、集積回路化し
たものに好適のスムージング装置に関づる。

（従来の技術） 従来、キャラクタジェネレータにおいては、キャラクタ
ロムに格納されているキャラクタを拡大し℃表示する場
合、又は、例えば、１２×８ドツトのキャラクタを２４
Ｘ１６ドツトで表示させる場合等には、スムージング装
置を採用して斜線部を補間し高品位の表示を行うように
している。

第３図はこのような従来のスムージング装置を示すブロ
ック図である。

ＣＰＵ１は図示しないキャラクタロムからキャラクタジ
ェネレータデータ（以下、ＣＧデータという）を読み出
して、表示メモリ２に格納づる。

表示制御部３は表示メモリ２に格納されたＣＧデータを
読み出し、スムージング回路４によりスムージングを行
って、表示用のＲ（赤）、Ｇ（緑）。

Ｂ（青）信号を図示しない表示装置に出力する。

スムージング回路４のスムージング動作を第４図乃至第
６図の説明図を参照して具体的に説明する。第４図（ａ
）はＴ″を示ず１２×８ドツトのＣＧデータをそのまま
表示した場合の表示を示す説明図であり、第４図（ｂ）
は第４図（ａ）の１２×８ドツトのＣＧデータを、その
３×３ドツトを参照することによりスムージングして２
４Ｘ１６ドツト表示にした場合の表示を示す説明図であ
る。なお、ハツチングにて示すドツトを、以侵、表示ド
ツトという。

スムージング回路４は、第５図に示すように、注目点Ｍ
（補間を行うドツト）と注目点Ｍの周りの８ドツト（Ｍ
ｌ乃至Ｍ８）との３×３ドツトを参照してスムージング
を行っている。これらの各ドツトは表示メモリ２から読
み出されたものである。いま、第６図（ａ）に示すよう
に、ドツトＭ１乃至Ｍ８のうちドツトＭ２　、Ｍ８が表
示ドツトであるとする。この場合には、注目点Ｍの左上
のドツトに補間が行われる。即ち、注目点Ｍの各４ドツ
トは、夫々ドツトＭ１乃至Ｍ８のうち隣接した３ドツト
を参照し、第６図（ａ）乃至（ｄ）に示すように、−辺
が相互に接触していない２ドツトがいずれも表示ドツト
であり、他の１ドツトが表示ドツトでない場合に、表示
ドツトに変更されて補間が行われるようになっている。

なお、この方法によると、ドツトＭ２　、　Ｍ４　、　
Ｍ６　、　Ｍ８が全て表示ドツトである場合には、注目
点Ｍの４ドツトが全て表示ドツトとなってしまうので、
第６図（ｅ）に示すように、スムージング回路４はドツ
トＭ２　、Ｍ４　、Ｍ６　、Ｍ８を同時に参照すること
により、注目点Ｍの４ドツトが表示ドツトにならないよ
うにしている。

この方法により、第４図（ａ）に示すＣＧデータがスム
ージングされている。いま、ラインをｍとし列をｎとし
て、第４図（ａ）、（ｂ）の特定のドツトを（ｍ、ｎ）
で表すとする。例えば、注目点Ｍを第４図（ａ）のドツ
ト（６，４）とすると、ドツト＜５．４）及びドツト（
６，３）が表示ドツトであるので、注目点Ｍの左上のド
ツト、即ら、第４図（ｂ）のドツト（１１，７＞が補間
される。表示メモリ２から表示装置の水平走査に基づい
てＣＧデータを読み出し、この表示走査に基づいて注目
点Ｍを移動させ、注目点Ｍの近傍のドツトを参照するこ
とによりスムージングが行われて、Ｍ４図（ｂ）の表示
が得られる。

ところで、上述したように、注目点Ｍの各ドツトを補間
するためには、注目点Ｍを含む走査の現ラインの外に注
目点Ｍの前ライン及び後ラインを同時に参照する必要が
ある。このため、表示制御部３において、表示装置の表
示領域の１ラインのデータを格納するシフトレジスタ等
のメモリを２又は３個用意する方法か、又は、表示デー
タの現ラインの読み出しサイクル中に前ライン及び後ラ
インの表示データも読み出す方法が採用される。

このうち、現ラインの読み出しサイクル中に前ライン及
び後ラインを参照する一方法は、ＣＰＵ１の処理速度の
制限から不可能であることがあり、この場合には、２又
は３個のシフトレジスタ等のメモリを用意する方法が採
用される。しかしながら、表示制御部３を集積回路化（
ＩＣ化）した場合、２又は３ライン分のシフトレジスタ
等のメモリは極めて大きな面積を占有し、装置が大型化
してしまうという問題があった。

（発明が解決しようとする課題） このように、上述した従来のスムージング装置において
は、表示制御部に極めて大きな容量のメモリを設ける必
要があり、集積回路化に適していないという問題点があ
つＬ　６ 本発明はかかる問題点に鑑みてなされたものであって、
必要なメモリ容品を低減することができるスムージング
装置を提供することを目的とする。

［発明の構成］ （課題を解決づるための手段） 本発明は、キャラクタＲＯＭに格納されたキｐラクタジ
エネレータデータを転送するデータバスと、キャラクタ
ジェネレータデータの１ラインが転送される毎にカウン
トアツプし、カウンタ出力がスムージング処理に必要な
ライン数になると桁上がるカウンタと、書き込みパルス
が導入されて前記主１１ラクタジエネレータデータの１
ラインのデータを取り込むレジスタをスムージング処理
に必要なライン数と同数有するレジスタ群と、前記カウ
ンタからのカウンタ出力に基づいて前記レジスタに順次
古き込みパルスを与え、一連のキャラクタジェネレータ
データを前記レジスタに１ライン毎分割して保持させる
選択手段と、前記レジスタ群に保持されたスムージング
処理に必要なライン数のキャラクタジェネレータデータ
を９人しスムージング処理して表示メモリに出力するス
ムージング回路とを具備したものである。

（作用） 本発明においては、カウンタはキャラクタジェネレータ
データの１ラインのデータが転送される毎にカウントア
ツプし、選択手段はこのカウンタ出力に基づいてレジス
タ群のレジスタに書き込みパルスを与える。これにより
゛、レジスタにはキャラクタジェネレータデータの１ラ
インのデータが保持され、レジスタ群にはスムージング
処理に必要なライン数のキャラクタジェネレータデータ
が保持される。スムージング回路はレジスタ群からキャ
ラクタジェネレータデータを導入してスムージング処理
し表示メモリに出力する。このように、レジスタ群はス
ムージング処理に必要なライン数のキャラクタジェネレ
ータデータを保持することができる容量があればにい。

（実施例） 以下、図面に基づいて本発明の詳細な説明する。第１図
は本発明に係るスムージング装置の一実施例を示す回路
図である。

ＣＰＵ１は図示しないキャラクタロムからＣＧデータを
読み出してライン１．ライン２．・・・の順番に８ビツ
トのデータバス５に出力する。本実施例においては、Ｃ
ＰＵ１から転送されるＣＧデータは破線にて囲った表示
制御部２３にてスムージング処理された後表示メモリに
格納されるようになっている。表示制御部２３内のレジ
スタ６．７．８はそのデータ１０がデータバス５を介し
てＣＰＵ１に接続されており、後述するセレクタからク
ロック端Ｃににパルスが導入されることにより、データ
端りのＣＧデータを取り込むようになっている。

本実施例においては、キャラクタロムに格納されたキャ
ラクタの１ラインは８ビツト又は１６ビツトで構成され
ており、スイッチ９は８ビツト又は１６ビツトのモード
の切替えを行う。スイッチ９の端子ａにはＣＧデータの
書込みパルスＷＰが導入され、端子すには書込みパルス
ＷＰが１／２分周回路１０を介して導入される。書込み
パルスＷＰはＣＧデータの１ラインの８ビツトのデータ
が導入される毎に立上がり立下るパルスである。スイッ
チ９の切替え信号人力Ｉｓには８ビツト又は１６ビツト
モードを示す切替え信号Ｐが導入され、スイッチ９は切
替え信号Ｐのハイレベル（以下、“Ｈ″という）で端子
ａを選択し、切替え信号Ｐのローレベル（以下、′Ｌ°
°という）で端子すを選択する。スイッチ９のコモン端
Ｃは３進カウンタ１１のクロック端Ｃに及・びスムージ
ング回路１９に接続されている。３進カウンタ１１は書
込みパルスＷＰ又は書込みパルスＷＰの１／２周波数の
パルスをカウントし、出力端ＱからＱＩＺＩ“１″“２
”のカウンタ出力をセレクタ１２の制御入力端Ｓｅ及び
スムージング回路１９に出力する。

セレクタ１２はデータ端りに書込みパルスＷＰが導入さ
れており、制御入力端Ｓｅに０″が導入されている場合
には、出力端ＱＯから書込みパルスＷＰを出力し、制御
入力端Ｓｅに“１″が導入されている場合には、出力端
Ｑ１から書込みパルスＷＰを出力し、制御入力端Ｓｅに
２″が導入されている場合には、出力端Ｑ２から書込み
パルスＷＰを出力する。下記第１表にセレクタ１２の動
作を示す。

（以下、余白） 第１表 レジスタ６．７．８は夫々クロック端Ｃにがセレクタ１
２の出力端Ｑｏ　、Ｑｌ　、Ｑ２に接続されており、書
込みパルスＷＰの立上がりでデータバス５からＣＧデー
タを取込み、各出力端ＱからＣＧデータをレジスタ１３
．１４．１５の各データ端りに夫々出力すると共に、１
６ビツトのデータバス１６．１７゜１８を夫々介してス
ムージング回路１９に出力する。

レジスタ１３．１４．１５は夫々クロック端Ｃにがセレ
クタ１２の出力端Ｑｏ　、Ｑｌ　、Ｑ２に接続されてお
り、書込みパルスＷＰの立上がりでレジスタ６．７゜８
からのＣＧデータを取込む。−このＣＧデータはレジス
タ１３．１４．１５の各出力端Ｑからデータバス１６、
１７．１８を夫々介してスムージング回路１９に供給さ
れる。なお、これらレジスタ６乃至８．１３乃至１５及
び３進カウンタ１１は端子２０に導入されるクリア信号
ＣＬによりクリアされるようになっている。

スムージング回路１９はスイッチ９から書込みパルスＷ
Ｐ又は書込みパルスＷＰの１／２周波数の信号を導入す
ると共に、３進カウンタ１１からカウンタ出力を導入し
て、レジスタ６乃至８．１３乃至１５からのＣＧデータ
が夫々現ラインであるか前ラインであるか後ラインであ
るかを判断し、従来と同様の方法により補間を行う。１
ラインのドツト数が２倍となったＣＧデータは表示メモ
リ２１に出力される。表示メモリ２１にはスムージング
されたＣＧデータが順次格納されて表示データが記憶さ
れるようになっている。表示制御回路２２は表示メモリ
２１に格納されたＣＧデータを読み出して表示Ｒ，Ｇ、
Ｂ信号に変換し、図示しない表示装置に出力する。

次に、このように構成された実施例装置についで、先ず
、１ラインが８ビツトで構成されるＣＧデータを１ライ
ンが１６ビツトのＣＧデータにスムージング覆る場合の
動作を説明する。

第２図（ａ）乃至（ｊ）はこの動作を説明するためのタ
イミレグチャートであり、第２図（ａ）乃至（ｊ）は、
夫々、３進カウンタ１１からのカウンタ出力、クリア信
号Ｃし、書込みパルスＷＰ、データバス５を介して導入
されるＣＧデータ、セレクタ１２の出力端Ｑｏからの出
力、出力ｒ４　Ｑ　１からの出力、出力Ｏｉ　Ｑ　２か
らの出力、レジスタ６の出力、レジスタ７の出力、レジ
スタ８の出力を示している。

この場合には、モード切替え信号ＰはＨＩＴである。ス
イッチ９は端子ａを選択し、３進カウンタ１１のりＯツ
ク端ＣＫ及びスムージング回路には、第２図（Ｃ）に示
ず占込みパルスＷＰが導入される。第２図（ｂ）に示す
クリア信号ＣＬが導入された後古込みパルスＷＰが立下
るまでの期間はカウンタ出力は１１０１１である（第一
２図＜ａ）乃至（Ｃ））。従って、この期間には、セレ
クタ１２の出力ＭＱｏから書込みパルスＷＰがレジスタ
６のクロック端Ｃにに出力される。レジスタ６は書込み
パルスＷＰの立上がりでデータバス５のＣＧデータを取
込む。この期間は、第２図（ｄ）に示すように、データ
バス５はＣＧデータのライン１のデータを転送しており
、レジスタ６の出力端ＱからはＣＧデータのライン１の
データがスムージング回路１９に与えられる（第２図（
ｈ））。レジスタ６は次に書込みパルスＷＰが立上がる
まで、ライン１のデータを保持する。

次に、ライン２のデータがデータバス５から導入される
前に書込みパルスＷＰが立下る（第２図（Ｃ））。そう
すると、３進カウンタ１１はカウントアツプし、セレク
タ１２の制御入力端ＳＣには“１″が導入される。デー
タバス５にＣＧデータのライン２のデータが導入され（
第２図（ｄ））、セレクタ１２の出力端Ｑ１から書込み
パルスＷＰが出力されるとく第２図（ｆ））、レジスタ
７は書込みパルスＷＰの立上がりエツジでデータバス５
のＣＧデータのライン２のデータを取込み、スムージン
グ回路１９に供給する（第２図（ｉ））。レジスタ７は
次の書込みパルスＷＰの立上がりまでライン２のデータ
を保持する。

同様に、占込みパルスＷＰの立下りで３進カウンタ１１
がカウントアツプされ、次の書込みパルスＷＰがセレク
タ１２の出力端Ｑ２から出力されると、この書込みパル
スＷＰの立上がりでレジスタ８はＣＧデータのライン３
のデータを取込みスムージング回路１９に出力する。

こうして、スムージング回路１９には１ラインが８ビツ
トで構成されたＣＧデータのライン１，２゜３のデータ
が同時に供給される。スムージング回路１９は３進カウ
ンタ１１のカウンタ出力からレジスタ６．７．８のいず
れの出力が現ライン、前ライン又は後ラインであるかを
判断する。そして、現ラインの注目点Ｍの近傍のドツト
を参照して補間を行い、注目点Ｍを第１ビツトから第８
ビツトまで移動させて、現ラインの第１乃至第１６ビツ
トを得、このＣＧデータを表示メ・モリ２１に出力する
。

次に書込みパルスＷＰが立上がると、レジスタ６．７．
８からはライン４，２．３のデータが夫々スムージング
回路１９に出力される（第２図（ｅ）（ｈ）乃至（ｊ）
）。これにより、スムージング回路１９は次の１ライン
の第１乃至第１６ビツトのデータを作成し表示メモリ２
１に出力する。以後、この動作が繰り返され、表示メモ
リ２１にはＣＧデータの１ラインが１６ビツトで構成さ
れた表示データが格納される。表示制御回路２２は表示
メモリ２１からデータを読み出して表示装置に表示させ
る。

次に、１ラインが１６ビツトで構成されたＣＧデータを
１ラインが３２ビツトで構成されるＣＧデータにスムー
ジングする動作について説明する。

この場合には、１書込みパルスＷＰでＣＧデータの１ラ
インの第１乃至第８ビツトがデータバス５を介して導入
され、次の書込みパルスＷＰで第９乃至第１６ビツトの
データが導入される。切替えパルスＰをＬ″に切替え、
３進カウンタ１１のクロック端ＣＫに書込みパルスＷＰ
の１／２周波数のパルスを導入する。そうすると、３進
カウンタ１１は書込みパルスＷＰの２パルスでカウント
アツプすることになる。

いま、クリア信号ＣＬが導入されると、３進カウンタ１
１はリセットされ、セレクタ１２の出力端Ｑｏから書込
みパルスＷＰが出力される。従って、レジスタ６は書込
みパルスＷＰの立上がりで、ＣＧデータのライン１の８
ビツトを取込みスムージング回路１９及びレジスタ１３
に出力する。次に書込みパルスＷＰが立上がる時点では
、３進カウンタのカウンタ出力は＃　ＯＩＩであり、セ
レクタ１２の出力端Ｑｏから書込みパルスＷＰが出力さ
れる。これにより、レジスタ６はデータバス５からＣＧ
データのライン１の第９乃至第１６ビツトのデータを取
込んでデータバス１６に出力し、同時に、レジスタ１３
はレジスタ６からの第１乃至第８ビツトのデータを取込
んでデータバス１６に出力する。こうして、スムージン
グ回路１９にＣＧデータのライン１の１６ビツトのデー
タが導入される。このデータは次にレジスタ６．１３か
らライン４のデータが導入されるまで保持される。

同様にして、次の２つの古き込みパルスＷＰでレジスタ
７．１４からライン２の１６ビツトのデータがスムージ
ング回路１９に供給される。更に、次の２つの書き込み
パルスＷＰでレジスタ８，１５がらライン３の１６ビツ
トのデータがスムージング回路１９に供給される。以後
、８ビツトモード時と同様の動作により、スムージング
が行われる。

このように、本実施例においては、ＣＰＵ１からのＣＧ
データを補間して表示メモリ２１に記憶させるようにし
ている。このため、ＣＧデータの３ライン分のデータを
保持するレジスタ６乃至８゜１３乃至１５を用意するこ
とにより、スムージング可能であり、従来に比して著し
くメモリ容はを低減することができる。

なお、本発明は上記実施例に限定されるものではなく、
例えば、ＣＧデータの１ラインのビット数は何ビットで
あってもよく、また、スムージング方法も３×３ドツト
を参照する方法でなくてもよい。更に、書き込みパルス
ＷＰをレジスタ６゜７．８に供給する手段も実施例に限
定されるものではない。

［発明の効果］ 以上説明したように本発明によれば、スムージング処理
を可能とするメモリ容ａを著しく低減することができ、
ｔＣ化に極めて有効である。

【図面の簡単な説明】

第１図は本発明に係るスムージング装置の一実施例を示
すブロック図、第２図は実施例装置の動作を説明するた
めのタイミングチャート、第３図は従来のスムージング
装置を示すブロック図、第４図乃至第６図は従来のスム
ージング装置の動作を説明するための説明図である。 １・・・ＣＰＵ１５，１６〜１８・・・データバス、６
〜８，１３〜１５・・・レジスタ、９・・・スイッチ、
１０・・・１７２分周回路、１１・・・３進カウンタ、
１２・・・セレクタ、１９・・・スムージング回路、２
１・・・表示メモリ、２２・・・表示制御回路。 代理人　　　弁理士　　　伊　藤　　進Ｄ ■

Claims (1)

1. 【特許請求の範囲】 キャラクタＲＯＭに格納されたキャラクタジェネレータ
   データを転送するデータバスと、キャラクタジェネレー
   タデータの１ラインが転送される毎にカウントアップし
   、カウンタ出力がスムージング処理に必要なライン数に
   なると桁上がるカウンタと、 書き込みパルスが導入されて前記キャラクタジェネレー
   タデータの１ラインのデータを取り込むレジスタをスム
   ージング処理に必要なライン数と同数有するレジスタ群
   と、 前記カウンタからのカウンタ出力に基づいて前記レジス
   タに順次書き込みパルスを与え、一連のキャラクタジェ
   ネレータデータを前記レジスタに１ライン毎分割して保
   持させる選択手段と、前記レジスタ群に保持されたスム
   ージング処理に必要なライン数のキャラクタジェネレー
   タデータを導入しスムージング処理して表示メモリに出
   力するスムージング回路とを具備したことを特徴とする
   スムージング装置。