JPH0290618A - Manufacture of semiconductor device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 238000002161 passivation Methods 0.000 claims abstract description 58
- 229910052751 metal Inorganic materials 0.000 claims abstract description 20
- 239000002184 metal Substances 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 20
- 238000005530 etching Methods 0.000 claims description 19
- 229920001721 polyimide Polymers 0.000 abstract description 10
- 239000004642 Polyimide Substances 0.000 abstract description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 7
- 239000003513 alkali Substances 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- LKTZODAHLMBGLG-UHFFFAOYSA-N alumanylidynesilicon;$l^{2}-alumanylidenesilylidenealuminum Chemical compound [Si]#[Al].[Si]#[Al].[Al]=[Si]=[Al] LKTZODAHLMBGLG-UHFFFAOYSA-N 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000010276 construction Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000012670 alkaline solution Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体装置の製造方法に閲C1特にその電極
端子の形成方法の改良に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Industrial Field of Application] The present invention relates to a method for manufacturing a semiconductor device, and particularly to an improvement in a method for forming electrode terminals.
第2図は従来の半導体装置の製造方法における電極端子
の形成工程を説明するための工程順断面模式図であり、
図において、1は金属配線下層の絶縁膜、2は該絶縁膜
1上に形成されたアルミあるいはアルミシリサイド等の
金属パッド、3は該絶縁Ill及び金属パッド2上に形
成され、水分の侵入を防止する下層パッシベーション膜
、4は該下層パッシベーション膜3上に形成され、紫外
線を遮断したり、モールド樹脂の歪を吸収したりする上
層パッシベーション膜、5a、5bはそれぞれ下層、及
び上層パッシベーション膜3.4をパターンニングする
ためのレジスト膜パターンである。FIG. 2 is a schematic cross-sectional view showing the steps of forming an electrode terminal in a conventional semiconductor device manufacturing method;
In the figure, 1 is an insulating film below the metal wiring, 2 is a metal pad such as aluminum or aluminum silicide formed on the insulating film 1, and 3 is a metal pad formed on the insulating film 1 and the metal pad 2 to prevent moisture from entering. A lower passivation film 4 is formed on the lower passivation film 3 to block ultraviolet rays and an upper passivation film 5a and 5b are formed on the lower passivation film 3 to absorb distortion of the molding resin, respectively. This is a resist film pattern for patterning 4.
次に製造方法について説明する。Next, the manufacturing method will be explained.
まず、絶縁Ml上に形成された金属パッド2上に下層パ
ッシベーション膜3を成膜し、さらにその上にレジスト
膜5aをパターニングする(第2図+8))、そして、
このレジストパターン5aをマスクとして下層パッシベ
ーション膜3を選択エツチングし、レジストパターン5
aを除去する(第2図(b))。First, a lower passivation film 3 is formed on the metal pad 2 formed on the insulating Ml, and a resist film 5a is further patterned on it (FIG. 2+8)).
Using this resist pattern 5a as a mask, the lower passivation film 3 is selectively etched, and the resist pattern 5a is selectively etched.
a (Fig. 2(b)).
さらに上層パッシベーション膜4を成膜し、その上にレ
ジストパターン5bを形成する(第2図(C1)、そし
て、該レジストパターン5bをマスクとして、上層パッ
シベーション膜4を選択エツチングした後、レジストパ
ターン5bを除去して一連の処理を完了し、これにより
電極端子構造を完成する(第2図(d))。Furthermore, an upper layer passivation film 4 is formed, and a resist pattern 5b is formed thereon (FIG. 2 (C1)).The upper layer passivation film 4 is selectively etched using the resist pattern 5b as a mask, and then the resist pattern 5b is formed. is removed to complete a series of processes, thereby completing the electrode terminal structure (FIG. 2(d)).
ところが、従来の方法では、上層パッシベーション膜と
下層パッシベーション膜のパターニングを別々に行って
いたため、電極端子構造の形成にレジストのパターニン
グ処理を二度行なう必要があった。また、従来の方法で
は下層パッシベーション膜をエツチングした後、上層パ
ッシベーション膜をエツチングするため、下地の電極パ
ッド表面は二度のエツチング損傷を受ける。特に上層膜
のエツチングにアルカリ液等の腐食液を使用する場合に
は下地の電極パッド表面に与える損傷は大きい、そして
、このような電極パッド表面の損傷は後のワイヤーボン
ディングにおけるワイヤと金属パッドとの接着性の低下
を招き、接着抵抗の増大、ワイヤ剥離等の問題の原因と
なる。However, in the conventional method, the upper passivation film and the lower passivation film were patterned separately, so it was necessary to pattern the resist twice to form the electrode terminal structure. Furthermore, in the conventional method, the lower passivation film is etched and then the upper passivation film is etched, so the surface of the underlying electrode pad suffers double etching damage. In particular, when a corrosive liquid such as alkaline liquid is used to etch the upper layer film, the damage to the underlying electrode pad surface is significant, and such damage to the electrode pad surface can cause damage to the wire and metal pad during wire bonding later. This results in a decrease in the adhesion of the material, leading to problems such as increased adhesion resistance and wire peeling.
このように従来の電極端子形成方法では上層。In this way, the conventional electrode terminal formation method uses the upper layer.
下層パッシベーション膜を別々にパターニングするため
、レジストのパターニングを二度行なう必要があるとい
う問題に加えて、下地の金属パッド表面に与えるエツチ
ング損傷が大きく、後のワイヤーボンド処理の信鎖性を
低下させるといった問題もあった。In addition to the problem of having to pattern the resist twice because the lower passivation film is patterned separately, the etching damage caused to the underlying metal pad surface is significant, reducing the reliability of the subsequent wire bonding process. There were also problems.
本発明は上記のような問題点を解決するためになされた
もので、1つのレジストマスクにより、下層、上層パッ
シベーション膜をパターニング処理することができ、こ
れにより電極端子の形成の際、下地金属パッド表面に損
傷を与えることのない半導体装置の製造方法を得ること
を目的とする6〔課題を解決するための手段〕
この発明に係る半導体装置の製造方法は、電極端子の形
成の際、表面に金属パッドが形成された絶縁膜上に、下
層及び上層パッシベーション膜を順次成膜した後、上層
パッシベーション膜をレジストパターンをマスクとして
選択エツチングし、その後該上層パッシベーシッン膜を
マスクとして下層パッシベーション膜を選択エツチング
するものである。The present invention has been made to solve the above-mentioned problems, and it is possible to pattern the lower and upper passivation films using one resist mask, so that when forming electrode terminals, the underlying metal pad Aim to obtain a method for manufacturing a semiconductor device that does not cause damage to the surface 6 [Means for solving the problem] A method for manufacturing a semiconductor device according to the present invention includes a method for manufacturing a semiconductor device that does not cause damage to the surface when forming an electrode terminal. After sequentially forming a lower layer and an upper layer passivation film on the insulating film on which the metal pad is formed, the upper layer passivation film is selectively etched using the resist pattern as a mask, and then the lower layer passivation film is selectively etched using the upper layer passivation film as a mask. It is something to do.
この発明においては、下層パッシベーション膜を上層パ
ッシベーション膜をマスクとしてエツチングするため、
下層パッシベーション膜をエツチングするためのレジス
トパターニング処理を不必要とできる。In this invention, since the lower layer passivation film is etched using the upper layer passivation film as a mask,
A resist patterning process for etching the lower passivation film can be made unnecessary.
また、上層パッシベーション膜をエツチングした後、下
層パッシベーション膜をエツチングするため、上層パッ
シベーション膜のエツチング時には電極パッド上に下層
パッシベーション膜があり、電極パッドがエツチング液
に曝されることはなく、このため電極パッドの受けるエ
ツチング損傷を大幅に軽減できる。Furthermore, since the lower layer passivation film is etched after the upper layer passivation film is etched, the lower layer passivation film is on the electrode pad when the upper layer passivation film is etched, and the electrode pad is not exposed to the etching solution. Etching damage to the pad can be significantly reduced.
以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.
第1図は本発明の一実施例による半導体装置の製造方法
における電極形成工程を説明するための断面図であり、
第1図において1〜4及び5bは第2図と同様のものを
示す。FIG. 1 is a cross-sectional view for explaining an electrode forming step in a method for manufacturing a semiconductor device according to an embodiment of the present invention;
In FIG. 1, 1 to 4 and 5b indicate the same components as in FIG. 2.
次に製造方法について説明する。Next, the manufacturing method will be explained.
まずリンガラス膜である絶縁膜1上にアルミシリサイド
である電極パッド2を形成した後、下層パッシベーショ
ン膜となる酸化硅素膜3を形成する。さらに上層パッシ
ベーション膜となるポリイミド膜4を形成し、その後、
レジストパターン5bを形成する(第1図(a))。First, an electrode pad 2 made of aluminum silicide is formed on an insulating film 1 made of phosphorus glass, and then a silicon oxide film 3 serving as a lower passivation film is formed. Furthermore, a polyimide film 4 is formed as an upper layer passivation film, and then,
A resist pattern 5b is formed (FIG. 1(a)).
このレジストパターン5bをマスクとしてポリイミド4
をアルカリ液にて選択エツチングした後、レジストパタ
ーン5bを除去する(第1図(b))。Using this resist pattern 5b as a mask, polyimide 4
After selectively etching with an alkaline solution, the resist pattern 5b is removed (FIG. 1(b)).
さらにポリイミドパターン4をマスクに酸化硅素膜3を
選択エツチングして一連の処理を完了し、これにより半
導体装置の電極端子構造を完成する(第1図(C))。Furthermore, the silicon oxide film 3 is selectively etched using the polyimide pattern 4 as a mask to complete a series of processes, thereby completing the electrode terminal structure of the semiconductor device (FIG. 1(C)).
ここで、上層パッシベーション膜であるポリイミド4を
マスクとして下層パッシベーション膜である酸化硅素膜
3をエツチングした際の選択比(酸化硅素膜のエツチン
グ速度/ポリイミドのエツチング速度)は十分大きく、
ポリイミドは酸化硅素膜エツチングのマスクとして何ら
問題がないことを確認した。又、アルミシリサイドであ
る金属パッド表面の損傷も従来に比して大幅に軽減され
ていることを確認した。Here, when etching the silicon oxide film 3, which is the lower passivation film, using the polyimide 4, which is the upper layer passivation film, as a mask, the selectivity (etching rate of silicon oxide film/etching rate of polyimide) is sufficiently large.
It was confirmed that polyimide poses no problems as a mask for silicon oxide film etching. It was also confirmed that damage to the surface of the metal pad, which is aluminum silicide, was significantly reduced compared to the conventional method.
マタ、上層、下層パッシベーションのパターンは基本的
にはいずれも電極パッド部とダイシングライン部のみを
開けるパターンであり、通常、上。The pattern for passivation of the upper layer and the lower layer is basically a pattern in which only the electrode pad part and the dicing line part are opened, and usually the upper layer.
下のパターンの重ね合わせを考えて、上層パターンの開
口幅を下層パターンより大きくしているが、本実施例の
ように上層パターンをマスクに下層膜をエツチングして
も、パターン的に支障は生じない、さらにこの実施例で
は上層パッシベーション膜4をマスクとして下層パッシ
ベーション膜3をエツチングするため、第1図(e)に
示すように、上層膜のパターン終端と下層膜のパターン
終端とが揃うことになり、電極の断面形状は本装置固有
の特徴的な形状になる。Considering the overlapping of the lower pattern, the opening width of the upper layer pattern is made larger than that of the lower layer pattern, but even if the lower layer film is etched using the upper layer pattern as a mask as in this example, there will be no problem with the pattern. Furthermore, in this embodiment, the lower passivation film 3 is etched using the upper passivation film 4 as a mask, so the pattern ends of the upper film and the pattern ends of the lower film are aligned, as shown in FIG. 1(e). Therefore, the cross-sectional shape of the electrode becomes a characteristic shape unique to this device.
このように本実施例によれば、上層パッシベーション膜
4をレジストパターン5bによりパターンニングした後
、該上層パッシベーション膜4をマスクとして下層パッ
シベーション膜3を選択エツチングするようにしたので
、レジストのバターニング処理が一度で済み、工期短縮
、コスト低減を図ることができるとともに、上層パッシ
ベーション膜4のエツチング時には下地の金属パッドは
エツチング液に曝されることはなく、下地の金属バンド
に対するエツチング損傷が大幅に軽減されることとなり
、この結果、後のワイヤーボンディング処理におけるワ
イヤと金属パッドとの接着性の向上及び接着抵抗の低減
等の効果が得られる。According to this embodiment, after the upper passivation film 4 is patterned using the resist pattern 5b, the lower passivation film 3 is selectively etched using the upper passivation film 4 as a mask. It only needs to be etched once, which shortens the construction time and reduces costs. In addition, when etching the upper layer passivation film 4, the underlying metal pad is not exposed to the etching solution, which greatly reduces etching damage to the underlying metal band. As a result, effects such as improved adhesion between the wire and the metal pad and reduced adhesion resistance in the subsequent wire bonding process can be obtained.
また、本実施例の電極端子構造では、上層パッシベーシ
ョン膜のパターン終端と下層パッシベーション膜のパタ
ーン終端とが揃っているため、後のワイヤーボンド処理
においてボンディング位置のアライメントの際、エツジ
検出を容易にかつ精度よく行なうことができ、また上、
下のパッシベーション膜の端面が面一になるため、内部
への水分の侵入の抑制効果を高めることもできる。In addition, in the electrode terminal structure of this example, since the pattern ends of the upper layer passivation film and the pattern ends of the lower layer passivation film are aligned, it is easy to detect edges when aligning the bonding position in the later wire bonding process. It can be performed with high precision, and
Since the end surfaces of the lower passivation film are flush, it is also possible to enhance the effect of suppressing moisture intrusion into the interior.
なお、上記実施例では上層パッシベーション膜のパター
ンニング用レジスト膜を除去した後、下層パッシベーシ
ョン膜のエツチングを行ったが、該レジスト膜を残した
状態で下層パッシベーション膜のエツチングを行ない、
その後このレジスト膜をエツチング除去してもかまわな
い、ただし、この場合上層パッシベーション膜であるポ
リイミドの熱処理はレジスト除去後に行わねばならない
。In the above embodiment, the lower passivation film was etched after removing the patterning resist film of the upper passivation film, but the lower passivation film was etched with the resist film left in place.
Thereafter, this resist film may be removed by etching, but in this case, the polyimide that is the upper passivation film must be heat-treated after the resist is removed.
以上のように本発明に係る半導体装置の製造方法によれ
ば、金属配線下層の絶縁膜及び該絶縁膜表面の電極金属
パッドを保護する下層、上層の両パフシベーション膜を
パターンニングする際、上層パッシベーション膜をレジ
ストパターンをマスクとじて選択的にエツチングし、そ
の後核上層パンシベーション膜をマスクとして下層パッ
シベーション膜をエツチングするようにしたので、レジ
ストのパターニング処理が一度で済み、工期短縮。As described above, according to the method for manufacturing a semiconductor device according to the present invention, when patterning both the lower and upper puffivation films that protect the insulating film in the lower layer of the metal wiring and the electrode metal pads on the surface of the insulating film, The upper layer passivation film is selectively etched using the resist pattern as a mask, and then the lower layer passivation film is etched using the upper nuclear layer pansivation film as a mask, so the resist patterning process only needs to be done once, shortening the construction period.
コスト低減を図ることができるとともに、上層パッシベ
ーション膜のエツチング時、下地の金属パッドがエツチ
ング損傷を受けるのを防止でき、この結果後のワイヤー
ボンディング処理におけるワイヤと金属パッドとの接着
性の向上及び接着抵抗の低減等を図ることができる効果
がある。In addition to reducing costs, it is also possible to prevent the underlying metal pad from being damaged by etching when etching the upper layer passivation film, resulting in improved adhesion and adhesion between the wire and metal pad during the subsequent wire bonding process. This has the effect of reducing resistance, etc.
第1図はこの発明の一実施例による半導体装置の製造方
法における電極端子の形成工程を示す断面模式図、第2
図は従来装置における電極端子の形成方法を示す工程順
断面模式図である。
■・・・金属配線下層の絶縁膜、2・・・電極となる金
iパッド、3・・・下層パッシベーション膜、4・・・
上層パッシベーション膜、5a、5b・・・レジスト膜
。
なお、図中同一符号は同−又は相当部分を示す。
第
図FIG. 1 is a schematic cross-sectional view showing a step of forming an electrode terminal in a method for manufacturing a semiconductor device according to an embodiment of the present invention, and FIG.
The figures are schematic cross-sectional views in order of steps showing a method of forming an electrode terminal in a conventional device. ■... Insulating film below metal wiring, 2... Gold i-pad serving as an electrode, 3... Lower layer passivation film, 4...
Upper layer passivation film, 5a, 5b...resist film. Note that the same reference numerals in the figures indicate the same or equivalent parts. Diagram
Claims (1)
を有する半導体装置の製造方法において、上記電極端子
形成工程は、 上記絶縁膜上に電極金属パッドを形成した後、全面に下
層及び上層パッシベーション膜を順次形成する第1の工
程と、 該上層パッシベーション膜上にレジストパターンを形成
し、該レジストパターンをマスクとして上層パッシベー
ション膜を選択的にエッチングする第2の工程と、 その後上記上層パッシベーション膜をマスクとして下層
パッシベーション膜を選択的にエッチングする第3の工
程とを含むものであることを特徴とする半導体装置の製
造方法。(1) In a method for manufacturing a semiconductor device including an electrode terminal forming step of forming an electrode terminal on an insulating film, the electrode terminal forming step includes forming an electrode metal pad on the insulating film, and then layering a lower layer and an upper layer over the entire surface. a first step of sequentially forming a passivation film; a second step of forming a resist pattern on the upper layer passivation film; and selectively etching the upper layer passivation film using the resist pattern as a mask; and then a second step of selectively etching the upper layer passivation film. a third step of selectively etching the lower passivation film using the mask as a mask.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24348488A JPH0290618A (en) | 1988-09-28 | 1988-09-28 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24348488A JPH0290618A (en) | 1988-09-28 | 1988-09-28 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0290618A true JPH0290618A (en) | 1990-03-30 |
Family
ID=17104577
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24348488A Pending JPH0290618A (en) | 1988-09-28 | 1988-09-28 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0290618A (en) |
-
1988
- 1988-09-28 JP JP24348488A patent/JPH0290618A/en active Pending
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