JPH028896A - 画像通信端末装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えば、電話回線等を使って画像データを
伝送する画像通信システムの画像通信端末装置に係わり
、特に符号化された画像データを受信し、これをデコー
ドして画像表示する画像通信端末装置に関する。

（従来の技術） ビデオテックスシステムといった電話回線を使って画像
データを伝送する画像通信システムに於いては、近年、
電話網のデジタル化が進み、画像データの符号化等によ
り、従来のアナログ電話網に比べ、短時間に大量のデー
タを伝送することができるようになった。

第５図にこのように符号化された画像データを受信し、
画像表示する従来の画像表示端末装置の構成を示す。

第５図に於いて、１１は画像データベースへのデータ要
求やセンターからの画像データ受信を行なうモデム等で
構成されるデータ入出力部である。

１２はマイクロプロセッサ部である。このマイクロプロ
セッサ部１２は、画像通信端末装置と回線との接続及び
切断手順の処理、受信画像データのデコード処理、後述
する画像メモリヘデコードした画像データを書き込む処
理管を行なうマイクロプロセッサ１３、このマイクロプ
ロセッサ１３のプログラムを格納するプログラムＲＯＭ
１４、マイクロプロセッサ１３のデータ処理に使われる
作業用ＲＡＭ１５、それにチップセレクト信号等を発生
するアドレスデコーダ１６等で構成される。

１７はＣＲＴに表示する為の画像データを蓄積する画像
メモリ部である。１８は、表示用のアドレスデータや各
種タイミング信号等を発生する表示用タイミング発生部
である。１９はマイクロプロセッサ１３からアドレスバ
スを介して与えられる画像メモリ上の転送先アドレスを
示すデータと表示用タイミング発生部１８から与えられ
る表示用のアドレスを示すデータとを選択的に画像メモ
リ部１７に与える選択回路である。この選択回路１９０
制御信号は、表示用タイミング発生部１８から与えられ
る。

上記構成に於いて、動作を説明する。

（１）　まず、データ入出力部１１で受信された画像デ
ータは、マイクロプロセッサ１３によって読み取られた
後、作業用ＲＡ１１１５の領域を使用して原色信号にデ
コードされ、この作業用ＲＡＭ１５上に展開される。

（２）　次に、この作業用ＲＡｌｖ１１５上に展開され
た画像データは、マイクロプロセッサ１３によって、Ｃ
ＲＴ上の表示位置に対応する画像メモリ部１７のアドレ
ス位置に転送される。

以上の処理（１）、（２）を繰り返すことにより、ＣＲ
Ｔ上に受信画像が表示されることになる。

ところで、近年、上述したようなデジタル電話網を持つ
画像通信システムに於いては、例えば、２次元の自然静
止画像をある大きさのブロック（例えば、縦、横８画素
の正方形ブロック）単位に圧縮処理するブロック符号化
方式といった圧縮率の高い圧縮技術が開発され、１画面
分の自然静止画像のデータを１０秒以下で伝送可能とな
って来ている。

しかし、このように単位時間当りのデータ伝送量が増加
するにつれて、上述した従来の画像通信端末装置に於い
ては、マイクロプロセッサ１３の処理速度の限界から、
（１）＝　　（２）の処理を、データ伝送時間に見合っ
た時間で行なうことができず、結果として画像の表示完
了までに長い時間かかってしまうという問題生じてきて
いる。

（発明が解決しようとする問題点） 上述した従来の画像通信端末に於いては、構成上、マイ
クロプロセッサによる受信画像データのデコード処理が
、再生画像の表示時間に最も関連している。このため、
ブロック符号化方式によるデータ伝送等のように、大量
のデータが短時間に伝送されて来るような場合は、マイ
クロプロセッサの処理速度の限界から、データ伝送時間
に見合った早い表示時間を確保することができなかった
。

そこで、この発明は、受信画像データを高速でデコード
処理することができ、画像データの伝送速度の高速化に
合せて、表示速度の高速化を図ることができる画像通信
端末装置を提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） この発明は、符号化された受信画像データの符号化単位
分の行に対応するメモリ領域を２つ有する作業用メモリ
を設けるとともに、上記受信画像データをデコードし、
このデコード出力を上記２つのメモリ領域に対して交互
に展開するデータデコード手段およびこの手段によって
一方のメモリ領域に対するデータ展開が終了すると、こ
のメモリ領域から画像メモリに画像データを転送する手
段を設け、さらに、上記データデコード手段と上記デー
タ転送手段による上記作業用メモリのアクセスを切り換
える手段を設けるようにしたものである。

（作用） 上記構成によれば、作業用メモリとしてデュアルポート
ＲＡＭを使用したり、作業用メモリをサイクルスチル方
式でアクセスすることにより、受信画像データのデコー
ド処理と、この処理によって得たデコード出力を画像メ
モリに格納する処理を同時に進行させることができる。

これにより、ある時間内で〜ＩＰＵがデコーｙに費やす
ことが可能な割合いを拡大することができ、短時間に大
量の画像データが送られて来る場合でも、データ伝送速
度に見合った表示速度を確保することが可能である。

（実施例） 以下、図面を参照してこの発明の実施例を詳細に説明す
る。

第１図はこの発明の一実施例の構成を示す回路図である
。

ここで、ます、第１図の概略的な構成について説明する
。

第１図に於いて、２１は画像データベースへのデータ要
求やセンターからの符号化された画像データの受信を行
なうモデム等で構成されるデータ入出力部である。２２
はマイクロプロセッサ部である。このマイクロプロセッ
サ部２２は、画像通信端末装置と回線との接続及び切断
手順の処理、受信画像データのデコード処理等を行なう
マイクロプロセッサ２３、このマイクロプロセッサ２３
のプログラムを格納するプログラムＲＯＭ２４、マイク
ロプロセッサ２３のデータ処理に使われる作業ＲＡＭ２
５、それにチップセレクト信号等を発生するアドレスデ
コーダ２６等で構成される。

２７はＣＲＴに表示するための画像データを蓄積する画
像メモリ部である。２８は、作業用ＲＡＭ２５に格納さ
れた画像データを画像メモリ部２７に転送する際の転送
元のアドレスデータ（つまり作業用ＲＡＭ２５上の読み
出しアドレスデータ）や転送先のアドレスデータ（つま
り、画像メモリ部２７の書き込みアドレスデータ）等を
発生する転送制御部である。２９は表示用のアドレスデ
ータや表示用の各種タイミング信号を発生する表示タイ
ミング発生部である。３０はマイクロプロセッサ２３か
ら出力されるデコード用のアドレスデータと転送制御部
２８から出力される転送元アドレスデータとを選択的に
作業用ＲＡＭ２５に供給する選択回路である。３１は転
送制御部２８から出力される転送先アドレスデータと表
示用タイミング発生部２９から出力される表示用アドレ
スデータとを選択的に画像メモリ部２７に供給する選択
回路である。

上記作業用ＲＡＭ２５は、デュアルポートＲＡ　Ｍによ
って構成されている。そして、上記マイクロプロセッサ
２３は、このデュアルポートＲＡ〜１のメモリセルアレ
イを使って受信画像データをデコードし、このデコード
出力をメモリセルアレイ上に展開する。このデコードさ
れた画像データは、詳細は後述するが、所定のタイミン
グでデータレジスタに転送された後、シフト処理により
、順次画像メモリ部２７に転送される。この場合、メモ
リセルアレイからデータレジスタへ画像データを転送す
るためのメモリセルアレイ上のアドレスデータ及びこの
データを画像メモリ部２７に書込むためのアドレスデー
タは、上記の如く、転送制御部２８から出力される。

上記作業用ＲＡＭ２５は符号化された受信画像データの
符号化単位分の行に対応するメモリ領域を２つ有する。

上記マイクロプロセッサ２３はこの２つのメモリ領域を
交互に選択し、この選択メモリ領域を使って、受信画像
データをデコードし、このデコード出力を上記選択メモ
リ領域に展開する。転送制御部２８は、マイクロプロセ
ッサ２３による上記選択メモリ領域へのデータ展開が終
了すると、このメモリ領域を選択し、この選択領域に展
開された画像データを画像メモリ部２７に転送する。

この転送制御部２８による上記作業用ＲＡ　Ｍ２５のア
クセスに使われるアドレスデータと上記マイクロプロセ
ッサ２３による上記作業用ＲＡＭ２５のアクセスに使郁
れるアドレスデータとの切換えは、上記の如く、選択回
路３０によって行われる。

以上第１図の概略構成を説明したが、次にその詳細な構
成を説明する。

第１図に於いて、マイクロプロセッサ２３のデータバス
は、データ入出力部２１のデータ端子、プログラムＲＯ
Ｍ２４のデータ端子、作業用ＲＡＭ２５のデータ端子、
転送制御部２２のデータ端子に接続されている。また、
アドレスバスはプログラムＲＯＭ２４、選択理路３０の
一方の入力端子に接続されている。また、アドレスバス
の上位のアドレス線はアドレスデコーダ２６のデータ端
子に接続されている。このアドレスデコーダ２６は、マ
イクロプロセッサ２３がデータバスに接続されている回
路に対して何等かの処理を行なうときに、その回路のチ
ップセレクト信号を出力する。

受信画像データをデコードするための作業ＲＡＭ２５は
、例えば、２５６（行）Ｘ２５６（列）×４ビット／１
ワード構成のメモリセルアレイと、２５６ワードのデー
タレジスタを持っており、メモリセルアレイからデータ
レジスタへの一度の転送アクセスで、メモリセルアレイ
上の２５６行中の任意の１行分のデータをデータレジス
タに転送することができる。そして、データレジスタの
内容は、転送制御部２８からシリアルクロック５ＣＫＬ
に従って、上記転送アクセスで入力された列アドレスを
先頭に１ワード毎に順次読み出される。データレジスタ
のアクセスとメモリセルアレイのアクセスとは金子独立
しており、マイクロプロセッサ２３はメモリセルアレイ
からデータレジスタへの転送アクセス時以外は、自由に
メモリセルアレイ上でデータの読出し、書込みを実行す
ることができる。

作業用ＲＡ　Ｍ　２５のアドレス端子には、選択回路３
０の出力が供給される。選択回路３０は、通常、マイク
ロプロセッサ２３から出力されるアドレスデータを選択
し、メモリセルアレイからデータレジスタに画像データ
を転送するときのみ、転送制御部２８からのアドレスデ
ータを選択する。

画像メモリ部２７は、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の
３つの原色信号用のメモリブロックより構成されている
。実施例では表示画素数を横２５６、縦２５６とし、ま
た表示階調を各原色とも２５６階調（８ビツト）とする
。この場合、各原色信号用のメモリブロックに必要なメ
モリ容量は、２５６　Ｘ　２５．６　Ｘ　８ビツトとな
り、前述の２５６にビットのデュアルポートＲＡ　Ｍで
画像メモリ部２３を構成すれば、これが２個必要となる
（したがって、３つの原色信号では、上記デュアルポー
トＲＡＭが６個必要となる）。そして、この２個のデュ
アルポートＲＡ　Ｍの一方を階調８ビツトのうちの上位
４ビツトに、他方は下位４ビツトに当てる。

画像メモリ部２７の各メモリのアドレスバスには、選択
回路３１の選択出力が供給される。表示用タイミング発
生部１８から出力される表示用のアドレスデータは、上
記の如く、画像メモリ部２７に蓄積された画像デ゛−夕
をＣＲＴデイスプレィの電子線走査に同期させて順次読
み出す為のアドレスデータで、この実施例では、例えば
、水平ドライブ信号をカウントするラインカウンタのカ
ウント出力が使われている。このアドレスデータは、各
水平走査期間の画像表示期間の開始直前に一度だけ画像
メモリ部２７のメモリセルアレイに供給される。そして
、その表示用アドレスデータによって指定されるアトっ
て指定されるアドレスから読み出された画像データは、
画像メモリ部２７のデータレジスタに転送され、表示タ
ミング発生部２９から画像表示期間に供給されるシリア
ルクロック５ＣＫ２に従って読み出される。

以上第１図に示す装置の全体的な構成を詳細に説明した
が、次に、作業用ＲＡＭ２５から画像メモリ部２７への
画像データの転送について詳細に説明する。なお、以下
の説明では、送られてくる画像データをブロック符号化
された画像データとし、そのブロック符号化の単位を縦
８画素、横８画素として説明を進める。また、ＣＲＴ上
の表示位置と画像メモリアドレスの対応を、表示領域左
上端を（０行、０列）とし、右下端を（２５５行、２５
５列）とする。

今、第２図に示すように、（１，行、ｍＱ列）を始点と
し、ＩｈＨｗ、高さＨ（Ｗ、Ｈは８の整数倍）の表示領
域に対するブロック符号化された画像データを受信し始
めたとする。

マイクロプロセッサ２３は、最初のブロックｉｉｏ行、
ｍＯ列）と（ｌｏ＋７行、ｍＯ＋７列）を対角とする表
示領域）のデコード処理を行ない、その結果得た各画素
に対応するＲ信号、Ｇ信号、Ｂ信号を作業用ＲＡＭ２５
の所定アドレスに書き込む。具体的には、Ｃｌｏ行、ｍ
□列）に対応するＲ信号は作業ＲＡＭ２５の（４ｍｏ＋
１）番地に、Ｇ信号は（４ｍＯ＋２）番地、Ｂ信号は（
４ｍｏ＋３）番地に書き込む。すなわち、工画素のＲ，
Ｇ、Ｂ信号に対し、作業用ＲＡＭ２５の連続する３つの
アドレスに書き込む。なお、（Ｊｍｏ十〇）番地はダミ
ーとして使わない。同様の処理をマイクロプロセッサ２
３は、次々と水平方向に連続するブロックについて行な
い、幅Ｗ分、高さ８ライン分のＲＳＧＳＢ信号を作業用
ＲＡＭ２５に書き込む。

以上の処理が完了するとマイクロプロセッサ２３は、前
述の転送制御部２８内にあるデータ転送の幅を指定する
ポートに幅Ｗを示すデータを供給し、かつデータ転送の
、始点を指定するポートに始点（１ｏ　、’ｍＱ　）を
示すデータを供給する。始点（ｌｏ、ｎｏ）を示すデー
タのセットが終了すると、転送制御部２８は、データ転
送モードになる。実際のデータ転送動作は水平表示期間
に同期して開始される。これにより、画像メモリ部２７
に表示用のアドレスデータを加えるタイミングと転送用
のアドレスデータを加えるタイミングとがオーバラップ
するのを避けている。

データ転送動作は、作業用ＲＡＭ２５へのシリアルクロ
ック５ＣＫＩ　４クロック分を１周期単位として行なわ
れる。第３図は、そのタイミングを示すもので、シリア
ルクロックＳＣＫ　　ｌの第１番目のクロックは、作業
用ＲＡＭ２５の転送アクセス（メモリセルアレイからデ
ータレジスタへの転送）用のタイミングを示すクロック
で、データ転送動作中に作業用ＲＡＭ２５に対し、転送
アクセスが必要になった時にのみ使用される。第２番目
のクロックのタイミングでは、Ｒ信号が画像メモリ部２
７のＲ信号用のメモリブロックへ転送される。同様に、
第３番目、第４番目のりａツクのタイミングでは、それ
ぞれＧ信号、Ｂ信号の転送がなされる。

作業用ＲＡＭ２５のシリアルクロック５ＣＫＩの周期は
、画像メモリ部２７のライトアクセス時間以上に設定す
る必要があるが、実施例では表示クロックＤＳＫを８分
周して使用している。この場合、表示期間は表示クロッ
クＤＳＫ２５６個分の期間に相当するので、作業用ＲＡ
〜１２５へのシリアルクロック５ＣＫＩは、−水平走査
期間に３２個となる。よって、−水平走査期間に３２／
４−８画素分の画像データが作業用ＲＡＭ２５から画像
メモリ部２７へ転送されることになる。

次に、以上説明した動作を制御し、また、作業用ＲＡＭ
２５内の転送元アドレスデータ及び画像メモリ部２７の
データ転送先アドレスデータを発生している転送制御部
２８の構成及び作用について、第４図を参照しながら説
明する。

マイクロプロセッサ２３のデータバスは、データ転送の
幅Ｗを示すデータを保持するラッチ回路２８１、データ
転送の始点の列アドレスを示すデータを保持するラッチ
回路２８２、上記始点の行アドレスを示すデータがセッ
トされるプリセッタブルカウンタ２８３に接続されてい
る。マイクロプロセッサ２３からデータバスに出力され
た幅Ｗを示すデータは、マイクロプロセッサ２３がらの
ライト信号と、このマイクロプロセッサ２３がラッチ回
路２８１を指定した時にアドレスデ−タ２６から出力さ
れるチップセレクト信号とから作られるラッチパルスＬ
ＰＩによってラッチ回路２８１にラッチされる。始点の
列アドレスを示すデータ及び行アドレスを示すデータも
それぞれ同じようにして作られたパルスＬＰ２に従って
、ラッチ回路２８２及びプリセッタブルカウンタ２８３
にセットされる。このパルスＬＰ２は、また、フリップ
フロップ回路２８４のクロック端子及び負入力のノア回
路２９２の一方の入力端子に供給されている。これによ
り、データ入力端子が“１“に固定されているフリップ
フロップ回路２８４のＱ出力端子は“１″に設定される
。また、プリセッタブルカウンタ２８６には、始点の列
アドレスを示すデータが設定されることになる。

フリップフロップ回路２８４のＱ出力は、第２のブリッ
プフロップ回路２８５のデータ入力端子に供給されてい
る。このフリップフロップ回路２８５のクロック端子に
は、夛示用タイミング発生部２９から水平表示期間信号
ＨＤＰが供給されている。これにより、フリップフロッ
プ回路２８５のＱ出力ＴＴが水平表示期間に同期して１
°になり、データ転送動作が開始される。なお、ラッチ
パルスＬＰ　　２はデータ転送の開始を示すパルスであ
る。信号ＴＴは２段カウンタ２８９．４段カウンタ２９
３のリセット端子Ｒ及びアンド回路３００の一方の入力
端子に供給されている。

これにより、カウンタ２８９とカウンタ２９３が活性化
する。アンド回路３００のもう一方の入力端子及びカウ
ンタ２８９のクロック端子には、表示クロックＤＳＫを
８分周したシリアルクロック５ＣＫ３　　（水平表示期
間信号ＨＤＰの立ち上りに同期して立ち上り位相をもつ
）が供給される。

アンド回路３００の出力は、作業用ＲＡＭ２５へのシリ
アルクロック５ＣＫＩとなる。カウンタ２８９はシリア
ルクロック５ＣＫ３の４クロツクを１周期としてカウン
トする。カウンタ２８９の出力はデコーダ２９０に供給
される。デコーダ２９０の出力は、シフトクロｙり５Ｃ
Ｋ３４クロック分を１周期とし、１クロツクずつずれた
４種類のパルスで、その第１のパルスはナンド回路２９
１とアンド回路２９６に供給され、第２、第３、第４の
パルスは各々画像メモリ部２７のＲメモリブロック、Ｇ
メモリブロック、Ｂメモリブロックにライト許可信号と
して供給される。さらに、第４クロツクは、カウンタ２
８８のクロック端子とプリセッタブルカウンタ２８６の
クロック端子に供給される。これにより、プリセッタブ
ルカウンタ２８６のカウント値は、マイクロプロセッサ
２３が設定した始点の列アドレスから１画素分のデータ
転送毎に１づつ増加する。プリセッタブルカウンタ２８
６の出力は、作業用ＲＡＭ２５から画像メモリ部２７へ
画像データを転送する際の画像メモリ部２７の転送先列
アドレスデータとして使用されるととともに、作業用Ｒ
ＡＭ２５のメモリセルアレイからデータレジスタへ画像
データを転送する際の転送元列アドレスデータとしても
使用される。

前記カウンタ２８８のリセット端子には負大カノア回路
２９２の出力が供給されている。したがって、このカウ
ンタ２８８は、ラッチパルスＬＰ２が発生するとリセッ
トされ、そのカウント値はＯとなる。カウンタ２８８に
はデコーダ２９０の第４クロツクが供給されているので
、このカウンタ２８８は、１画素分のデータ転送が完了
する毎にカウントアツプする。カウンタ２８８のカウン
ト出力は一致検出回路２８７の一方の入力端子に供給さ
れる。一致検出回路２８７の他方の入力端子には、前記
ラッチ回路２８１にラッチされている幅Ｗを示すデータ
が供給されている。

これにより、一致検出回路２８７は、指定幅Ｗの画素分
のデータ転送が完了した時に、一致検出信号を出力する
。

一致検出回路２８７の出力は、ナンド回路２９１、プリ
セッタブルカウンタ２８３のクロック端子、カウンタ２
９３のクロック端子及びオア回路２９５に供給される。

これにより、一致検出回路２８７から一致検出信号が得
られたとき、プリセッタブルカウンタ２８３及びカウン
タ２９３がカウントアツプする。このプリセッタブルカ
ウンタ２８３のカウント出力は、画像メモリ部２７へ画
像データを転送する際の画像メモリ部２７の転送先行ア
ドレスデータとして使われるので、このカウンタ２８６
にカウントアツプにより次のラインが指定されることに
なる。また、カウンタ２９３も同時にカウントアツプし
、作業用ＲＡ　Ｍ２５のメモリセルアレイからデータレ
ジスタへ画像データを転送するための転送元行アドレス
データも対応して変わる。このとき、プリセッタブルカ
ウンタ２８６のロード端子には、ナンド回路２９１に於
いて、デコーダ２９０から出力される第１パルスを一致
検出回路２８７の一致検出信号でゲートしたものが、上
記負入力ノア回路２９２を通して加えられる。これによ
り、ラッチ回路２８２にラッチされている列アドレスデ
ータが、プリセッタブルカウンタ２８６に再ロードされ
る。その結果、データ転送先アドレスは、（ｌｏ＋１行
、ｍＱ列）になる。すなわち、始点（１０，ｍＯ）の１
ライン下ｐ画素を指示することになる。

プリセッタブルカウンタ２８６の下位６ビツトのカウン
ト値が供給されているオール“Ｏ”検出回路２９４は、
作業用ＲＡＭ２５のメモリセルアレイからデータレジス
タへの転送アクセスを行なう為のもので、プリセッタブ
ルカウンタ２８６のカウント値が６４の整数倍のとき、
検出出力を発生ずる。これは、作業用ＲＡＭ２５の１行
分のデータは２５６ワードであるが、４ワードで１画素
分に割り当てている為、６４画素で次の１行分のデータ
をデータレジスタに転送する必要があるためである。オ
ール“０′検出回路２９４の出力は、オア回路２９５に
供給され、前記の一致検出回路２８７の出力と論理和を
とられる。この論理和出力はアンド回路２９６に供給さ
れ、デコーダ２９０の第１パルスをゲートする。このゲ
ート出力が作業用ＲＡＭ２Ｓ内でメモリセルアレイから
データレジスタへ画像データを転送するためのタイミン
グ信号Ｔとなる。

以上の動作により、始点（ＪＯ，ｍ□）より１ライン分
の画像データが作業用ＲＡ？ｖ１２５から画像メモリ部
２７へ転送される。この動作は８ライン分継続して行な
われるが、８ライン目の転送が完了し、カウンタ２９３
がカウントアツプし、その４ビツト目が“Ｏ”から“１
”に変わると、フリップフロップ２８４．２８５がリセ
ットされ、転送動作が完了する。

ここで、フリップフロップ回路２９８は、作業用ＲＡＭ
２５から画像メモリ部２７に画像データを転送する際の
転送元の行アドレスデータの最上位ビットのデータを出
力するものである。このフリップフロップ回路２９８は
、その口出力をデータ入力とし、ラッチパルスＬＰ２を
クロックとし、Ｑ出力を上記最上位ビットのアドレスデ
ータとしている。これにより、８ライン分のデータ展開
が終了するたびに、転送元の行アドレスデータの最上位
ビットの値が切り換えられ、転送すべきブロックの画像
データがマイクロプロセッサ２３が行う次のブロックの
データ展開によって書き換えられることがないようにな
っている。

以上詳述したようにこの実施例は、作業用ＲＡＭ２５と
してデュアルポートＲＡＭを使用し、マイクロプロセッ
サ２３が転送制御部２８に転送領域を特定するデータを
セットすると、後は、自動的にこの転送制御部２８によ
って、作業用ＲＡＭ２５から画像メモリ部２７へのデー
タ転送がなされるようにしたものである。

このような構成によれば、作業用ＲＡＭ２５から画像メ
モリ部２７に画像データを転送するために、マイクロプ
ロセッサ２３がデータバスを解放する必要があるのは、
上記特定データを上記転送制御部２８にセットするとき
と、作業用ＲＡ　Ｍ２Ｓのメモリセルアレイからデータ
レジスタにデータを転送するときの非常に短い期間だけ
であり、その他の期間は、マイクロプロセッサ２３は受
信画像データのデコードに専念することができる。

したがって、この実施例によれば、符号化により短時間
に大量に送られてくる画像データを、速やかにデコード
することができ、画像データの伝送速度に見合った表示
速度を確保することができる。

以上この発明の一実施例を詳細に説明したが、この発明
はこのような実施例に限定されるものではない。

例えば、先の実施例では、作業用ＲＡＭ２５として、デ
ュアルポートＲＡＭを用い、受信画像データのデコード
処理を、画像メモリ部２７へのデコード出力の転送処理
期間に行なえるようにすることにより、表示速度の向上
を図るようにする場合を説明したが、作業ＲＡＭとして
通常のＲＡＭを用い、このＲＡＭをサイクルスチル方式
で駆動するようにしてもよい。すなわち、作業用ＲＡＭ
２５から画像メモリ部２７に画像データを転送する際、
１度に複数の画像データを転送することにより、画像デ
ータの転送処理期間に、作業用ＲＡＭ２５を画像データ
の転送のためにアクセスしない空き時間を作り、この空
き時間に、受信画像データのデコード処理を行なうわけ
である。このような構成においては、画像データの転送
に作業ＲＡＭが専有される時間を短縮できる分、デコー
ドに専念する時間を拡大することができるので、やはり
、表示速度の向上を図ることができる。

この他にも発明の要旨を逸脱しない範囲で種々様々変形
実施可能なことは勿論である。

［発明の効果］ 以上詳述したようにこの発明によれば、受信画像データ
を高速で処理することができ、画像データの伝送速度が
早くなっても、それに見合った表示速度を確保すること
ができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す回路図、第２
図は第１図に示す装置に於けるデータ転送動作を説明す
るための図、第３図は第１図に示す装置の動作を説明す
るためのタイミングチャート、第４図は第１図に示す転
送制御部の具体的構成の一例を示す回路図、第５図は従
来の画像通信端末装置の構成を示す回路図である。 ２１・・・データ入出力部、２２・・・マイクロプロセ
ッサ部、２３・・・マイクロプロセッサ、２４・・・プ
ログラムＲＯＭ、２５・・・作業用ＲＡＭ、２６・・・
アドレスデコーダ、２７・・・画像メチリ部、２８・・
・転送制御部、２９・・・表示用タイミング発生部、３
０゜３１・・・選択回路。 出願人代理人　弁理士　鈴江武彦

Claims (1)

1. 【特許請求の範囲】 符号化された受信画像データの符号化単位分の行に対応
   するメモリ領域を２つ有し、上記受信画像データのデコ
   ード処理に使われる作業用メモリと、 画像表示用の画像データの格納に使われる画像メモリと
   、 選択される上記作業用メモリのメモリ領域の１つを使っ
   て上記受信画像データを１行分デコードし、このデコー
   ド結果を該メモリ領域に展開するデータデコード手段と
   、 このデータデコード手段による上記メモリ領域へのデー
   タ展開が１行分終了すると、このメモリ領域に展開され
   た上記受信画像データのデコード結果を、上記画像メモ
   リに転送し、この画像メモリの所定のアドレスに格納す
   るデータ転送手段と、上記１行分のデータ展開が終了す
   るごとに、上記作業メモリの他のメモリ領域を選択する
   領域選択手段と、 上記データデコード手段による上記作業用メモリへのア
   クセスと、上記データ転送手段による上記作業用メモリ
   へのアクセスとを切り換えるアクセス切換え手段とを具
   備したことを特徴とする画像通信端末装置。